Verilog-HDL的建模.docVIP

第四章 Verilog-HDL的建模 1. 内容回顾 通常认为，给硬件建模的模型可以分为5个层次： 系统级和算法级建模通常是软件工程师用C语言开发的软件模型，目的在于验证设计思想是否正确。HDL也能做一些算法级建模的工作，但是有很多算法描述不被 综合工具支持。 行为级建模主要考虑一个模块的抽象功能描述，而不考虑其具体以实现（具体电路结构由综合工具得到）。 门级模型是对电路结构的具体描述，主要是描述与、或、非等基本门电路的连接方式。 开关级模型是把最基本的MOS晶体管连接起来实现电路功能。 注： 这5个层次从高到低越来越接近硬件。 Verilog HDL有两种建模方法：结构建模方法和行为建模方法。 结构建模方法是对电路具体结构的描述： 1.调用Verilog内置门元件（门级结构描述） 2.调用开关级元件（晶体管级结构描述） 3.用户自定义元件UDP（也在门级） 4.子模块调用 行为建模方法是对电路功能的描述 1.数据流行为建模 2.顺序行为建模 2. 结构建模 结构建模是对电路具体结构的描述，是一种比较底层的方法。简单说，就是把所需要的基本电路单元（逻辑门、MOS开关等）调出来，再用连线把这些基本单元连接起来。(调用、连线)。 2.1 内置的基本单元 Verilog HDL为门级电路建模提供了26个内置基本单元，分类如下： 多输入门：and, nand, or, nor, xor, xnor 多输出门：buf, not 三态门： bufif0, bufif1, notif0, notif1 上拉、下拉电阻：pullup, pulldown MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1 注：多输入门、多输出门和三态门构成Verilog-HDL的内置基本门。 多输入门 1.内置的多输入门包括: and nand nor or xor xnor 2.这些逻辑门只有单个输出， 1个或多个输入。门实例语句的语法如: multi_input_gate_type [instance_name] (outputA, input1,...,input N); 3.第一个端口是输出，其它端口是输入 例：and A1(Out1, In1, In2) ; 多输出门 1.多输出门有: buf not 2.这些门都只有单个输入，一个或多个输出。 3.多输出门的实例语句的基本语法如: multi_output_gate_type [instance_name] (Out1,... OutN, InputA ); //最后一个端口InputA是输入端，Out1…OutN是输出端。 例：buf B1 (Fan [ 0 ]，Fan [1]，Fan [2]，Fan [3]，clk); //缓冲门，输入是clk，有4个缓冲输出 三态门 1.三态门有: bufif0 bufif1 notif0 notif1 2.这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入 controlC为1时，三态门导通，outputA=inputB controlC为0时，三态门截止，输出高阻Z controlC为0时，三态门导通，outputA=inputB controlC为1时，三态门截止，输出高阻Z controlC为1时，三态门导通，outputA=~inputB controlC为0时，三态门截止，输出高阻Z controlC为0时，三态门导通，outputA=~inputB controlC为1时，三态门截止，输出高阻Z 3.三态门实例语句的基本语法如下： tristate_gate [instance_name] (outputA, inputB, controlC); 4.第一个端口outputA是输出端口，第二个端口inputB是数据输入， controlC是控制输入。 例：bufif1 BF1(Dbus,MemData,Strobe); //当Strobe为0时，三态门BF1的输出Dbus被驱动为高阻； 当Strobe为1时，MemData的值传输至Dbus； 其他内置单元 其他内置单元包括： 上拉、下拉电阻：pullup, pulldown MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1 门的时延 1.门时延可以在门自身实例语句中定义。语法