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基于VMM验证方法学MCU验证环境 　　摘要：随着SystemVerilog成为IEEE的P1800规范，越来越多的项目开始采用基于SystemVerilog的验证方法学来获得更多的重用扩展性、更全面的功能覆盖率，以及更合理的层次化验证结构。本文主要提出了一种基于SystemVerilog的VMM验证方法学的验证环境。在这个验证环境中，验证了一个8位的MCU，这个MCU主要应用在数据卡项目中，主要特点是时钟周期与指令周期相等，并且相对于标准MUC指令需要时钟周期较少。通常验证MCU都会应用以前的16进制代码读入ROM中，通过仿真观察波形以及输出来确认功能正确，每次只能根据实际应用程序测试对应的一部分MCU功能，缺少一个量化的指标，而且每次改动MCU，需要重新检查结果，效率比较低，而且验证质量无法保证。这里实现了用SystemVerilog来搭建一个基于VMM验证方法学的可移植、重用、扩展、完全自动检查、具有层次化结构的MCU验证平台。这里运用了VMM方法学，设计了一个层次化的验证结构，可以较简单地移植并验证其他类型的MCU，抽象了MCU指令，并且通过约束产生随机指令激励，可以实现遍历所有指令以及地址，另外功能覆盖率模型帮助能够收集并监测覆盖率。 　　 　　Abstract：SystemVerilog have been approved as IEEE standard P1800, more and more verification project start with methodology based on SystemVerilog to achieve more reusability and extensibility, fully function coverage and reasonable hierarchical verification environment. Here deliver a VMM verification environment on SystemVerilog. In this environment, verified an 8-bit MCU embedded in data card project, which instruction cycle equals clock cycle, and each instruction costs less clock cycle compare to normal MCUs. Usually, verification will read previous HEX code into ROM and check function by viewing waveforms. Each program only tests part function of MCU, and there is no guideline to monitor verification result.We need check waveform when MCU modified, which is low efficiency and bad quality. Here build a hierarchical MCU verification platform base on VMM, which can be reused, extended and migrated. It utilize VMM and design a hierarchical verification architecture, it can be migrate to verify other kind MCUs, abstract MCU instructions, use random Generator generate random instruction, cover all instructions and addresses with constraints, collect and monitor function coverage result by coverage model. 　　 　　1简介 　　 　　 随着设计的复杂程度不断增加，要求把更多的资源放到验证上，不但要求验证能够覆盖所有的功能，还希望能够给出大量的异常情况来检查DUT对应异常的处理状态，这在传统测试方法下往往是难以实现的。此外，设计不断地重用，而验证也希望能够重用一样的验证模块，这就催生了层次化的验证方法。Synopsys的VMM验证方法学提供了基于SystemVerilog的验证方法，包括了有约束的随机数生成，层次化的验证结构，以及以功能覆盖率为指标的验证流程。在本