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有限状态机设计
有限状态机设计
VHDL综合器易于优化
易构成性能良好的时序逻辑模块
结构模式简单、层次分明、易读易懂、易排错
利用同步时序和全局时钟线可实现高速FSM
运行模式类似于CPU,易于进行顺序控制
高可靠性,非法状态易控制
一般有限状态机的设计
用户自定义数据类型定义语句
TYPE语句用法如下:
TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 ;
或
TYPE 数据类型名 IS 数据类型定义 ;
以下列出了两种不同的定义方式:
T
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