第5篇 章 微处理器的引脚 微机课件.pptVIP

第四章 8086微处理器的引脚与时序 8086的引脚 8086的工作模式 8086的总线操作与时序 8086引脚图  4.1 8086／8088 CPU的引脚信号 1. 最小模式下的引脚信号功能 (1) 地址/数据(或状态)信号 ① AD15～AD0 (Address Data Bus)：地址/数据分时复总线(引脚号2～16、39)，双向，三态。在总线周期的T1状态AD15～AD0上出现的是低16位的地址信号A15～A0；在T1状态以后AD15～AD0上出现的是数据信号D15～D0。 ②A19/S6～A16/S3 (Address/Status)：地址/状态分时复用信号(引脚号35～38)，输出。在总线周期的T1状态A19/S6～A16/S3上出现的是地址的高4位。在T2～T4状态，A19/S6～A16/S3上输出状态信息。 S6：指示8086当前是否与总线相连。S6＝0表示8086连在总线上。 S5：表示中断允许标志状态。S5=1表示中断允许标志IF=1(允许可屏蔽中断请求)，S5=0表示IF=0，禁止可屏蔽中断请求。 S4 和S3：用来指出当前使用的段寄存器。S4、S3代码组合对应的含义见下表: S4 S3 当前正在使用的段寄存器 0 0 ES 0 1 SS 1 0 CS或未使用任何段寄存器 1 1 DS S3-S4代码组合 ③ BHE/S7 (Bus High Enable/Status)：数据总线高8位使能和状态复用信号(引脚号34)，输出。S7在8086中未做实际定义。 8086有16位数据总线。BHE#/用来作为数据总线高8位的使能信号。地址线A0信号作为低8位数据总线的使能信号。 ⑨ HOLD(Hold Request)：总线保持请求(引脚号31)，输入，高电平有效。当系统中除CPU之外的另一个总线主模块(如DMA)要求使用总线时，该总线主模块通过HOLD引脚向CPU发出总线请求。如果CPU允许让出总线，在完成当前总线周期后，通过HLDA引脚发出应答信号，响应总线的请求。 ⑩ HLDA：总线保持响应信号(引脚号32)，输出，高电平有效。HLDA有效时表示CPU响应了其他总线主模块的总线请求，一旦HLDA有效，CPU的数据/地址总线和控制总线变为高阻状态，而请求总线的总线主模块(DMA)获得了总线控制权。 (11) MN/MX (Minimum/Maximum Mode Control)：最大最小模式控制信号(引脚号33)，输入。决定8086工作在哪种工作模式。如果MN/＝1(＋5V)，CPU工作在最小模式，MN/＝0(接地)，则CPU工作在最大模式。 （12）CLK(Clock)：时钟信号(引脚号19)，输入。为CPU和总线控制逻辑提供时钟信号。要求时钟信号的占空比为33%。 (13) RESET(Reset)：复位信号(引脚号21)，输入，高电平有效。复位信号有效时，CPU结束当前操作并对标志寄存器、IP、DS、SS、ES及指令队列清零，并将CS设置为FFFFH。当复位信号撤除时(即电平由高变低时)，CPU从FFFF0H地址开始执行程序。 (14) READY(Ready)：准备好信号(引脚号22)，输入，高电平有效。为了CPU能和不同速度的存储器或I/O接口进行连接，设计了READY信号。CPU在每个总线周期的T3状态前沿对READY进行采样。当READY信号有效时表示存储器或I/O准备好发送或接收数据。CPU执行典型的总线周期，在4个T状态内完成总线操作。如果存储器或I/O的速度较慢，不能与CPU的速度相匹配，可令READY为低。CPU在T3采样到READY为低电平以后，便在T3之后插入Tw，延长读写周期，使CPU能和较慢速度的存储器或I/O接口相匹配。 (15)TEST#(Test)：测试信号(引脚号23)，输入，低电平有效。TEST信号和WAIT指令结合起来使用，在CPU执行WAIT指令时，CPU便一直处于空转状态，进行等待。只有当8086检测到信号有效时，才结束等待状态，继续执行WAIT之后的指令。 (16) GND：GND 为地(引脚号20)。 (17) VCC：VCC为电源(引脚号40)，接＋5V。 2. 最大模式下的引脚信号功能 将MN/MX#引脚信号接地，CPU就工作在最大模式。事实上，8086工作在最大模式下与最小模式时有许多引脚信号含义是相同的。它们是AD15～AD0、A19/S6～A16/S3、CLK、RESET、READY、TEST#、INTR、NMI、MN/MX#、VCC、GND， CPU工作在最大模式，系统控制信号由总线控制器产生。 1. 8086的两种工作模式 (1) 两种