Verilog语法复习练习【习题汇总】.pptVIP

(26)若想使P1中的Depth的值变为16，则应向空括号中填入哪个选项。 module Pipe(IP，OP); parameter option=1; parameter Depth=1; … endmodule module Pipe P1(IP1，OP1); ( ); endmodule 1)defparam P1 .Depth=16; 2)parameter P1 .Depth=16; 3)parameter Pipe. Depth=16; 4)defparam Pipe.Depth=16; 标准答案:1)。用后缀改变引用模块的参数要用defparam及用本模块各作为引如P1.Depth。 (27)如果想在Test的monitor语句中观察Count的值，则在空括号中应填入什么? module Test module Counter; Top T(); reg[3:0] Count; Initial … $monitor() endmodule endmodule module Top; Block B1(); Block B2(); endmodule module Block; Counter C(); endmodule 标准答案:T. B1. C. Count， T. B2. C. Count, (28)下面方框中用initial块给reg[7:0]V赋值，请指明每种情况下V的8位数都是什么值。 reg[7:0] V initial begin V=8’b0; V=8’b1; V=8‘bX; V=8’BZX; V= 8’BXXZZ; V=8’b1x; end 标准答案: 8’8’8’bXXXXXXXX 8’bZZZZZZZX 8’BXXXXXXZZ 8’b0000001X 该题说明在数的表示时，已标明字宽的数若用XZ表示某些位，只有在最左边的X或Z具有扩展性。 语法概念总复习练习 （1）填空练习，根据电路图，填入程序的适当位置。 assign module;~| input output inputs outputs endmodule A,B,C,D AOI (A,B,C,D,F) 假设已有全加器模块FullAdder,若有一个顶层模块调用此全加器，连线分别为W4，W5，W3，W2和W1。请调用时正确地填入I/O的对应信号 module FullAdder(A,B,Cin,Sum,Cout); input A,B,Cin; output Sum,Cout; endmodule Module Top… FullAdder FA( ,//W1 ,//W2 ,//W3 );//W5 本题是一个测试模块，没有输入、输出端口，请将相应项填入适合的位置，如图所示 module TestFixture; initial begin end initial endmodule MUX2 M（SEL，A，B，F） reg A,B,SEL; Wire F; $monitor (SEL,A,B, ,F); SEL=0;A=0;B=0; #10 A=1; #10 SEL=1; #10 B=1; (4)指出下面几个信号的最高位和最低位。 reg [1:0] SEL; input [0:2] IP; wire [16:23] A; 标准答案: MSB:SEL[1] MSB:IP[0] MSB:A[16] LSB:SEL[0] LSB:IP[2] LSB:A[23] (5)P,Q,R都是4位的输入矢量，下面哪一种表达形式是正确的。 1)input P[3:0],Q,R; 2)input P,Q,R[3:0]; 3)input P[3:0],Q [3:0],R [3:0]; 4)input [3:0] P,[3:0]Q, [3:0] R; 5)input [3:0] P,Q,R; 标准答案:5) (6)请将下面