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2.多路数据分配器 多路数据分配器的逻辑功能与多路选择器恰好相反，多路选择器是在多个输入信号中选择一个送到输出；而多路分配器则是把一个输入信号分配到多路输出的其中之一。因此，也称多路分配器为：“逆多路选择器”或“逆多路开关”。 多路分配器只有一个输入信号源，而信息的分配则由n位选择控制信号来决定。多路分配器的一般结构原理如图8-46所示。 图8-46 多路分配器电路原理图 a)多路分配器逻辑符号 b)单刀多位开关比拟多路分配器 第63页/共66页 多路分配器可由译码器实现，具体方法是将传送的数据接至译码器的使能端E这样可以通过改变译码器的输入，把数据分配到不同的通道上。如图8-47为3-8线译码器实现多路分配器。 图8-47 3-8译码器作多路分配器电路 第64页/共66页 3.用数据选择器实现多种组合逻辑功能 数据选择器除了用来选择输出信号，实现时分多路通信外，还可以用于实现组合逻辑电路。 例8-3用四选一数据选择器实现二变量异或表示式： 解：由四选一数据选择器的输出公式如下 从公式可知，对于A1A0的每一种组合就对应一个输入D，用多路选择器来实现逻辑函数时，就是选择好控制变量A和确定D的值。例题中与 比较只要D2=1，Dl=1，D0=0，D3=0即可。其连接图如图8-48。 图8-48 第65页/共66页 4.用译码器实现多种组合逻辑功能 例8-5 用译码器设计二个一位二进制数的全加器。 解：因译码器的输出端每一个表示一项最小项，因此只需把所求的全加器的输出端用最小项表示，再对应译码器的输出端选择合适的输出便可。 由全加器真值表可得 图8-51 例8-5由3-8线译码器构成的全加器 第66页/共66页 2.组合逻辑电路的设计 组合电路的一般设计过程粗略地归纳为四个基本步骤如图8.23所示。 图8.23 组合电路的设计框图 第31页/共66页 设计组合逻辑电路步骤如下： （1）分析要求 首先根据给定的设计要求（设计要求可以是一段文字说明，或者是一个具体的逻辑问题，也可能是一张功能表等），分析其逻辑关系，确定哪些是输入变量，哪些是输出函数，以及它们之间的相互关系。然后，对输入变量和输出函数的响应状态用0、1表示，称为状态赋值。 （2）列真值表 根据上述分析和赋值情况，将输入变量的所有取值组合和与之相对应的输出函数值列表即得真值表。注意，不会出现或不允许出现的输入变量取值组合可以不列出，如果列出，可在相应的输出函数处记上“×”号，化简时可作约束项处理。 （3）化简 用卡诺图法或公式法进行化简，得到最简逻辑函数表达式。 （4）画逻辑图 根据简化后的逻辑表达式画出逻辑电路图。如果对采用的门电路类型有要求，可适当变换表达式形式如与非、或非、与或非表达式等，然后用对应的门电路构成逻辑图。 第32页/共66页 设计举例： 例8-2 试设计一个3人投票表决器，即3人中有2人或3人表示同意，则表决通过，否则为不通过。 解：首先进行逻辑抽象 关键：①弄清楚哪些是输入变量，哪些是输出变量； ②弄清楚输入变量与输出变量间的因果关系； ③对输入、输出变量进行状态赋值。 3人A、B、C是否同意为输入信号，决议是否通过为输出信号。设输入A（B、C）为1表示同意，为0表示不同意；输出Y为1表示决议通过，为0表示决议不通过。 第一步：确定输入、输出变量。 设A、B、C分别代表三人表决的逻辑变量。Y代表表决的结果。 第二步：定义逻辑状态的含义。 设A、B、C为1表示赞成；0表示反对 (反之亦然)。 Y=1表示通过，Y=0表示被否决。 第三步：列真值表见表8-6。 第33页/共66页 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 表8-6 例8-2真值表 第34页/共66页 第四步：由真值表得出逻辑表达式。 第五步：化简逻辑表达式。 第六步：画出逻辑电路（用与非门电路实现）。 图8-24 例8-2卡诺图 图8-25 例8-2逻辑电路图 第35页/共66页 8.2.3 加法器和数值比较器 1.半加器与全加器 （1）半加器 表8-7半加器真值表 图8-26 半加器逻辑框图 图8-27半加器的逻辑图和逻辑符号 第36页/共66页 （2）全加器 表8-8 全加器真值表 8-28 全加器逻辑框图 图8-29 全加器的逻辑图和符号 第37页/共66页 2.比较器 用来将两个同样位数的二进制数A、B进行比较，并能判别其大小关系的逻辑器件