因为读和写寄存器都发生在Cycle.pptVIP

* 因为读和写寄存器都发生在Cycle 6的末尾，两者基本上同时发生，读稍微要早那么一点点，因为写有延迟。 * 因为读和写寄存器都发生在Cycle 6的末尾，两者基本上同时发生，读稍微要早那么一点点，因为写有延迟。 * 整个硬件框图。实际上大部分内容与SEQ+相比，是相当类似或者说相同的。 变化有： 信号的重新组织与命名。在原有输入信号前面加上流水线寄存器名称（大写）以区分各自用到的信号。因为例如icode就在Decode、Execute、Memory和Write back阶段都存在，而且这些信号的内容还不同(因为属于不同的指令)，所以用流水线寄存器来加以区分。D_icode, E_icode, M_icode, and W_icode. 如果这些信号是某一阶段产生的，则以小写字母作前缀。例如valE是由Execute阶段产生的，所以在Execute阶段，他的名字叫e_valE. 2. 在Fetch阶段增加了Predict PC部件来预测下一条指令的地址。 3. 将valP和valA在Decode阶段合并为一个信号，所以多了一个Select A部件。书上P321。主要用处是减少控制信号和寄存器的数目。因为只有call指令会在memory阶段用到valP， 只有jump指令会在execute阶段用到valP。这两种指令都不需要用到寄存器A。所以我们可以将这两个控制信号合并。这样，SEQ中的data部件就不需要了。 因为在Fetch阶段本身就有Predict PC部件。这样valP在其他场合也不需要传播到Fetch阶段之外的场合去。 * * 因为读和写寄存器都发生在Cycle 6的末尾，两者基本上同时发生，读稍微要早那么一点点，因为写有延迟。 * * * E M W三个阶段的dstM dstE和D阶段的srcA srcB比较，所以这几个信号必然都要进入Pipe control logic. E_bubble，D_stall和F_stall作为该控制逻辑的输出，控制bubble和stall行为。 * E M W三个阶段的dstM dstE和D阶段的srcA srcB比较，所以这几个信号必然都要进入Pipe control logic. E_bubble，D_stall和F_stall作为该控制逻辑的输出，控制bubble和stall行为。 * 注意：五个forward条件之间的顺序不能更换。 因为首先在pipeline中阶段越前的指令越靠近目标指令，所以如果两个不同阶段的指令写同一个寄存器，显然应该保留阶段较前的那个。 其次，同一阶段dstE可能和dstM相同，这发生在 popl %esp上。根据语义，%esp的内容应该是内存的值，而不是计算得到的值。 * 上图中的stall信号和bubble信号正是作用于这种特殊的寄存器才能起作用。 Bubble和stall同时为1是不允许的。 * 上图中的stall信号和bubble信号正是作用于这种特殊的寄存器才能起作用。 Bubble和stall同时为1是不允许的。 * 上图中的stall信号和bubble信号正是作用于这种特殊的寄存器才能起作用。 Bubble和stall同时为1是不允许的。 * 这个Na?ve pipeline说的是PIPE-或者是使用stall技术的简单pipeline * * 通过增加pipeline寄存器，我们将整个指令执行过程划分为5个阶段(stage)。 因为计算PC这一阶段的工作量太小了，所以于Fetch阶段合并。 注意：事实上PIPE-的很多部件和大体流程都是与SEQ+非常类似的。 图中的长条形灰色方框就是流水线寄存器。每个都包含了许多个对应的寄存器。 * * Eax的内容没有问题。因为decode需要它是在clock cycle的结尾，这时ALU已经计算出结果了。所以可以直接把ALU的输出作为forward的输入。 * 因为原来valA是通过选择Select valP和srcA对应的值来的。现在srcA对应的值通过forward模块进行选择到底从那里得到。所以valA必须经过select和forward两个模块。所以简写为 Sel+Fwd A. * 因为原来valA是通过选择Select valP和srcA对应的值来的。现在srcA对应的值通过forward模块进行选择到底从那里得到。所以valA必须经过select和forward两个模块。所以简写为 Sel+Fwd A. * 注意：五个forward条件之间的顺序不能更换。 因为首先在pipeline中阶段越前的指令越靠近目标指令，所以如果两个不同阶段的指令写同一个寄存器，显然应该保留阶段较前的那个。 其次，同一阶段dstE可能和dstM相同，这发生在 popl %esp上。根据语义，%esp的内容