VHDL的一些介绍.ppt

* 數值型別屬性 * * 數值陣列屬性 * 數值區塊屬性 * 函式類屬性 * 函式型別屬性 * 函式陣列屬性 * 函式訊號屬性 ? SIGEVENT ? SIGACTIVE ? SIGLAST_EVENT ? SIG‘LAST_VALUE ? SLAST_ACTIVE * * 訊號類屬性 　　訊號類屬性的使用，可以用來產生新的訊號，而其產生的法則係以該屬性的種類來決定。而訊號類屬性的唯一限制在其不可使用於VHDL電路設計語言程式中的次程式（Subprograms）內，即函式（Functions）或程序（Procedures）中。 在VHDL電路設計語言中，共定義了四個訊號類屬性 ： ? SIGDELAYED（time） ? SIG’STABLE（time） ? SIGQUIET（time） ? SIGTRANSACTION * * 型別類屬性 * 範圍類屬性 * * * 13.1 Attributes 13.2 Transport and Inertial 13.3 Operator overloading 13.4 Multivalued logic and Signal Resolution 13.5 IEEE-1164 Standard Logic 13.6 Generics 13.7 Generate Statement * * * * * * * * * * * * * Generic提供VHDL語言中可以訂定元件參數模型的能力。 在程式中我們利用Generic指令來指定N的大小之後，可以很彈性的透過N值的更改而馬上將該電路變成N位元的架構。 * * LIBRARY ieee ; USE ieee.std_logic_1164.all ; ? ENTITY tri_n IS GENERIC ( N : INTEGER := 8 ) ; PORT (X : IN STD_LOGIC_VECTOR(N-1 DOWNTO 0) ; E : IN STD_LOGIC ; F : OUT STD_LOGIC_VECTOR(N-1 DOWNTO 0) ) ; END tri_n ; ARCHITECTURE Behavior OF tri_n IS BEGIN F = (OTHERS = Z) WHEN E = 0 ELSE X ; END Behavior ; * library IEEE; use IEEE.std_logic_1164.all; entity adderN is generic(N : integer := 8); port ( a,b : in std_logic_vector(N downto 1); cin : in std_logic; sum : out std_logic_vector(N downto 1); cout : out std_logic); end adderN; architecture a of adderN is component adder port ( a, b, cin : in std_logic; sum, cout : out std_logic;); end component; signal carry : std_logic_vector(0 to N); begin carry(0) = cin; cout = carry(N); G1: for I in 1 to N generate U1:adder port map( a = a(I), b = b(I), cin = carry(I - 1), sum = sum(I), cout = carry(I)); end generate; end a; * library ieee; use ieee.std_logic_1164.all; ? entity regn is generic (size: integer := 4); port (EN, clk : in std_logic; D_data : in std_logic_vector (size - 1 downto 0); Q_data : out std_logic_vector (size - 1