计组课设alu设计与4位锁存器设计.docVIP

计算机与通信工程学院 计算机组成原理课程设计 专业名称 班级学号 学生姓名 指导教师 设计时间 207.12.23~2018.1.3  课程设计任务书 专业：： 学生姓名（签名）： 设计题目： 设计实验条件 207实验室 硬件：PC机 软件：Xilinx ISE ModelSim 编程语言：VHDL 设计任务及要求 6、29、42号指令的设计； 模型机的ALU； 4位锁存器； 要求： 总线结构单总线，数据总线位数8位、地址总线8 位； 存储器内存容量 控制器用硬联线控制器实现26位微操作控制信号 运算器单累加器，实现加、减等种操作 外设： 输入：用开关输入二进制量 输出：7段数码管和LED显示 指令系统规模：64条指令，7种类型，5种寻址方式三、设计报告的内容 设计题目与设计任务（设计任务书） 设计内容如下： 指令系统设计： 编号 指令 机器码1 机器码 2 注 释 7 ADD A, EM 000110 EM 将存储器EM地址的值加入累加器A中 16 SUB A, ＃II 001111 II 从累加器A中减去立即数II加入累加器A中 29 MOV A, R? 011100 将寄存器R?的值送到累加器A中 42 JZ EM 101001 EM 当零标志R_Z=1时,跳转到EM地址 模型机硬件设计 题目：模型机ALU设计（8功能ALU设计）。 功能：实现减法、减法、与、或、进位加法、进位减法、取反、输出。 逻辑电路设计 题目：4位锁存器设计 功能：只要时钟信号为逻辑“1”，锁存器就让输入数据传送至器输出端。但是，在时钟信号为低电平的整个期间，其输出时钟保持不变。 前言（绪论）(设计的目的、意义等) 学习运用VHDL进行FPGA/CPLD设计的基本步骤和方法，熟悉EDA的设计、模拟调试工具的使用，体会FPGA/CPLD技术相对于传统开发技术的优点； 培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验 设计主体（各部分设计内容、分析、结论等） 模型机逻辑框图 图1 整机逻辑结构框图 图2 芯片引脚 图3 CPU逻辑结构框图 2． 指令系统设计 表2 指令类型、寻址方式 第7条指令：ADD A, EM 指令类型：算术运算指令 寻址方式：寄存器寻址和直接寻址 第16条指令：SUB A #II 指令类型：算术运算指令 寻址方式：存储器直接寻址 第29条指令：MOV A R? 指令类型：数据传送指令 寻址方式：寄存器直接寻址 第42条指令：JZ EM 指令类型：程序跳转控制类指令 寻址方式：存储器直接寻址 3. 微操作控制信号 表3 控制信号功能 1. XRD： 外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。 2. EMWR： 程序存储器EM 写信号。 3. EMRD： 程序存储器EM 读信号。 4. PCOE： 将程序计数器PC 的值送到地址总线ABUS 上(MAR)。 5. EMEN： 将程序存储器EM 与数据总线DBUS 接通，由EMWR和 和EMRD 决定是将DBUS 数据写到EM 中，还是从EM 读出数据送到DBUS。 6. IREN： 将程序存储器EM 读出的数据打入指令寄存器IR。 7. EINT： 中断返回时清除中断响应和中断请求标志，便于下次中断。 8. ELP： PC 打入允许，与指令寄存器的IR3 、IR2 位结合，控制程序跳转。 9. FSTC： 进位置1 ，CY=1 10.FCLC： 进位置0 ，CY=0 11. MAREN： 将数据总线DBUS 上的地址打入地址寄存器MAR。 。 12. MAROE： 将地址寄存器MAR 的值送到地址总线ABUS 上。 13. OUTEN： 将数据总线DBUS 上数据送到输出端口寄存器OUT里。 14. STEN： 将数据总线DBUS 上数据存入堆栈寄存器ST 中。 15. RRD： 读寄存器组R0-R3 ，寄存器R? 的选择由指令的最低两位决定。 16. RWR： 写寄存器组R0-R3 ，寄存器R? 的选择由指令的最低两位决定。 17. CN： 决定运算器是否带进位移位，CN=1 带进位，CN=0不 不带进位。 18. FEN： 将标志位存入ALU 内部的标志寄存器。 19. WEN： 将数据总线DBUS 的值打入工作寄存器W 中。 20. AEN： 将数据总线DBUS 的值打入累加器A 中。 21-23： X2~ X0：X2 、X1 、X0 三位组合来译码选择将数据送到DBUS 上的寄存器。 24-26： S2~ S0：S2 、S1 、S0 三位组合决定ALU 4、指令执行流程