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关于时钟的讨论 无论是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。 设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。 时钟可以分为四种类型 全局时钟 门控时钟 多级逻辑时钟 波动式时钟 1. 全局时钟 在PLD/FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。 只要可能就尽量在设计项目中采用全局时钟。 PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。 全局时钟的实例 2. 门控时钟 门控时钟可靠工作，必须符合： 驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。 如果采用任何附加逻辑，在某些工作状态下，会出现竞争产生的毛刺。 逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。 可靠的门控时钟实例（1） 可靠的门控时钟实例（1） 可靠的门控时钟实例（2） 可靠的门控时钟实例（2） 门控时钟可以转换为全局时钟 “与”门门控时钟转换为全局时钟 不可靠的门控时钟例子 不可靠门控时钟 改进的一个例子 3. 多级逻辑时钟 当产生门控时钟的组合逻