verilog：语法练习实例.ppt

例 4’b10011 = 5’b10010; 4’b10012 = 6’b100100; 16 = 32’b1000000; 4’b10011 = 4’b0100; 4’b10014 = 4’b0000; 例： reg [3:0] B; reg C; C = B; //相当于：C =( (B[0]B[1]) B[2] ) B[3]; 由于缩减运算的与、或 运算规则类似于位运算符与、或 运算规则,这里不再详细讲述,请参照位运算符的运算规则介绍。 例 计算一个变量中含有值为1的位的个数（用移位寄存器实现）。 module demo_count (var ,count) parameter var_size=8, cnt_size=4; input [var_size:0] var; output [cnt_size] count; reg [cnt_size:0] count; reg [var_size:0] tmp_var; always @(var) begin count=0; tmp_var=var; while(tmp_var) begin if(tmp_var[0]) count=count+1; tmp_var=tmp_var1; end end endmodule 例 计算一个变量中含有值为1的位的个数module demo_count(var,count) Paprameter var_size= 8,cnt_size=4; input [var_size:0] var; output [cnt_size] count; integer i; reg [cnt_size:0] count; always @(var) begin count=0; i=0; while(ivar_size) begin count=count+tmp_var[i]; i=i+1; end end 例 基本组合逻辑的设计 描述方法一：基本元件调用方式 module orand(OUT,A,B,C,D,E); input A,B,C,D,E; output OUT; Or u1 (or1, A, B); or u2(or2, C, D); and u3(OUT, or1, or2, E); endmodule 描述方法二：assign连续赋值语句方式 module orand(OUT,A,B,C,D,E); input A,B,C,D,E; output OUT; assign OUT=E(A|B)(C|D); endmodule 描述方法三：过程赋值语句方式 module orand(OUT,A,B,C,D,E); input A,B,C,D,E; Output OUT； reg OUT; always @(Aor Bor Cor Dor E) begin if(E) OUT=(A|B)(C|D); else OUT=0; End endmodule 观察下面代码，分别综合出什么，可能出现什么问题module dff_en(I_en, I_data, I_clock, O_data);input I_clock;input I_en;input I_data;output O_data;reg R_data;assign O_data = R_data;always @(I_clock)beginif (I_en == 1) R_data = I_data;endendmodule 综合告警 Incomplete sensitivity list - assuming completeness Referenced variable I_en is not in sensitivity list Referenced variable I_data is not in sensitivity list Latch generated from always block for signal 如果改always @(I_clock)为always @(posedge I_clock)就可以避免，并产生一个带使能的DFF 看下面逻辑有没有问题 module dff_en(I_reset1, I_reset2, I_data, I_