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有关Xilinx综合软件XST（1） （1）HDL编码技巧 ------译、整理:MAR 20th ,2004 Attention:本文档不包含任何明显的或隐含的IP(Intellectual Property)；没有阅读和使用限制。文档编写后没有保证其内容正确以及与原文档精确一致的责任和义务；没有保证绝对不会带来不便或损失的责任和义务。欢迎讨论或提出修改建议（共享数据的修改可能会并不是十分即时的）。这个attention可以被当作这个翻译文档的一部分予以保留。 Xilinx Development System HDL Coding Techniques 1. Xilinx的FPGA支持几种第三方综合软件例如Synopsys、Synplify等。但是关键的一点是这些是要付费的。而有效地按照XST的可综合风格，满足一般的设计还是很足够的。所以有必要了解一下XST的可综合风格------毕竟XST最了解自己的FPGA结构。 2. XST支持结构： Virtex?/-E/-II/-II Pro、Spartan-II?、CoolRunner? XPLA3/-II、C9500?/XL/XV。 3． 完成综合有两个步骤：综合 和 优化。 后者是综合与约束共同作用的结果。 3. XST 生成文件： Xilinx“独特的网表文件” NGC。 其代替EDIF和NCF，同时包含了逻辑设计数据和约束。 4. XST 的综合属性里有许多选项可以更改，右键单击“Synthesize”选择Properties。具体参照：Introduction 。 5. Xilinx所谓“macros”指的是例如触发器(flip-flop)、加减法器(adders、subtractors)、计数器、FSMs、RAMs等。而组合逻辑(combinatorial logic)是用LUTs来实现。 6. 当运行XST时，软件首先从设计源文件里推断出这些macros。例如： Synthesizing Unit timecore. Related source file is timecore.vhd. Found finite state machine FSM_0 for signal state. ... Found 7-bit subtractor for signal fsm_sig1. Found 7-bit subtractor for signal fsm_sig2. Found 7-bit register for signal min. Found 4-bit register for signal points_tmp. ... Summary: inferred 1 Finite State Machine(s). inferred 18 D-type flip-flop(s). inferred 10 Adder/Subtracter(s). Unit timecore synthesized. ... =============================================== HDL Synthesis Report Macro Statistics # FSMs : 1 # ROMs : 4 16x7-bit ROM : 4 # Registers : 3 7-bit register : 2 4-bit register : 1 # Counters : 1 18-bit up counter : 1 # Multiplexers : 1 2-to-1 multiplexer : 1 # Adders/Subtractors : 10 7-bit adder : 4 7-bit subtractor : 6 =============================================== ... 7. 通过一些编码技巧来为这些macros建模以方便XST有效地综合 是很有效率的设计方法。 8． 在“HDL编码技巧”之前特别提醒的是 ： 应用Project Navigator提供的语言模板将会收到事半功倍的效果！！。 9. HDL编码技巧： 来讨论一下这些Macro Blocks: Registers、Tristates、Counters、Accumulators、Shift Registers、Dynamic Shift Registers、Multiplexers、D