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VerilogHDL硬件描述—3
module 41sel( in, sel, out ); input [3:0] in; input [1:0] sel; output out; function select; input [3:0] a; input [1:0] b; case( b) 2’h0 : select = a[0]; 2’h1 : select = a[1]; 2’h2 : select =a[2]; 2’h3 : select = a[3]; endcase endfunction assign out = select( in, sel ); // function select调用 endmodule 复数位选择器function、case语句描述 in[0] in[1] in[2] in[3] sel[1:0] out 电路 用case语句描述 用if语句描述 4 to 1 select module 41sel( in, sel, out ); input [3:0] in; input [1:0] sel; output out; function select; input [3:0] in; input [1:0] sel; case( sel ) 2h0 : select = in[0]; 2h1 : select = in[1]; 2h2 : select = in[2]; 2h3 : select = in[3]; endcase endfunction assign out = select( in, sel ); endmodule module 41sel( in, sel, out ); input [3:0] in; input [1:0] sel; output out; function select; input [3:0] in; input [1:0] sel; if( sel == 2h0 ) select = in[0]; else if( sel == 2h1 ) select = in[1]; else if( sel == 2h2 ) select = in[2]; else select = in[3]; endfunction assign out = select( in, sel ); endmodule 电路 用case语句描述 用if语句描述 3 to 1 select module 31sel( in, sel, out ); input [2:0] in; input [1:0] sel; output out; function select; input [2:0] in; input [1:0] sel; case( sel ) 2h0 : select = in[0]; 2h1 : select = in[1]; default :select = in[2]; endcase endfunction assign out = select( in, sel ); endmodule module 31sel( in, sel, out ); input [2:0] in; input [1:0] sel; output out; function select; input [2:0] in; input [1:0] sel; if( sel == 2h0 ) select = in[0]; else if( sel == 2h1 ) select = in[1]; else select = in[2]; endfunction assign out = select( in, sel ); endmodule 循环语句 在Verilog HDL中存在着四种类型的循环语句，用来控制执行语句的执行次数。 forever 连续的执行语句。 repeat 连续执行一条语句 n 次。 while 执行一条语句直到某个条件不满足。如果一开始条件即 不满足(为假)，则语句一次也不能被执行。 for for语句通过以下三个步骤来决定语句的循环执行。 先给控制循环次数的变量赋初值。 判定控制循环的表达式的值，如为假则跳出循环语句，如为真则执行指定的语句后，转到第三步。 执行一条赋值语句来修正控制
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