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VHDL编程基础 习题 班级：09电信本1 姓名： 学号： VHDL程序一般包括几个组成部分？每部部分的作用是什么？ 实体、结构体、配置、程序包、库。 实体用于描述所述设计的系统的外部接口信号，结构体用于描述系统内部功能和结构，程序包存放各设计模块所能共享的数据类型、模块和子程序等；配置用于从库中选取所需但原来组成系统设计的不同版本；库存放已经编译的实体、结构体、程序包和配置。 VHDL语言中的数据对象有几种？各种数据对象的作用域是什么？各数据对象对应的物理意义是什么？ 有三种数据对象，分别是常量、变量、和信号。三种对象对应的物理意义如下： 常量 电源、地、恒定逻辑值等； 变量 暂存某些值得载体，常在描述算法中使用； 信号 硬件连接线，端口。 作用域： 信号 全局量，定义于 architecture、package、entitiy； 变量 局部量 定义于 process、function、procedure； 常量 全局量 可定义于上面的两种场合、 VHDL语言中的标识符是怎么规定的？ 标识符用来定义常熟、变量、信号、端口、子程序或参数的名字。要求： 英文字母开头、不连续使用下划线、不以下划线结尾、有25个大小写英文字母、数字0~9及下划线“_”组成。 信号和变量有哪些主要区别？ 赋值符号不同，变量和信号的赋值语句书写格式如下； 目标变量：=表达式； 目标信号=表达式； 变量赋值是立即生效的，没有任何延迟，而信号赋值是可以有一定延迟的。当信号在进程中被赋值是，赋予信号的值只有在该进程结束后才会真正被更新。 信号除当前值外还有许多相关值 进程对信号敏感，对变量不敏感。 变量只在定义它的进程、过程和函数中可见，而信号则可以是多个进程的全局信号。 变量在硬件中没有一定的对应关系，而信号是硬件中连线的抽象描述。 Bit数据类型和std_logic数据类型有什么区别？ Bit表示一位的信号值，取值只能为1或0 std-logic取值为9值逻辑系统有1，0，高阻态等 std-logic前需要加入下列语句： Library ieee; Use ieee.std_logic_1164.all; Bit前不需要加 13、分别用if语句、case语句设计一个4-16译码器。 16元件例化语句的作用是什么？元件例化语句包括几个组成部分？各自的语句形式如何？什么叫元件例化中的位置关联和名字关联？ 为了把调用来的元件、单元或模块正确地嵌入较高层次的结构体中，就必须要把调用的元件或单元模块的端口信号与结构体中的相应信号端口正确地连接起来，这就要用到元件例化语句。 例化名称：元件名称[generic map（[类属名称=]表达式 ｛，[类属名称=]表达式｝)] Port map ([端口名称=]表达式 ｛，[端口名称=]表达式｝）； 其中： 例化名称在具体的结构体中必须是唯一的 元件名称要与元件声明语句中的元件名一致 类属映射是可选的 端口映射括号内的信号一般为当前描述的结构体中的实际信号，作用就是实现元件中端口信号与结构体中的实际信号的正确连接。 名称关联方式 被调用的元件端口声明中的各信号名称赋予结构体描述中所使用的信号名。 位置关联方式 被调用的元件端口声明中信号的书写顺序及位置和端口映射语句中实际信号的书写顺序及位置要一一对应 19将程序段转换为when-else语句： 21.那些情况需要用到程序包 std_logic_unsigned,试举一例 例描述了一个定时器/计数器中断，当技术到最大值，计数器溢出产生中断请求信号，中断信号宽度为一个输入时钟周期，低电平有效。当敏感信号wait until clk=1时进程被启动