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实验报告
1、基本门电路
一、实验目的
1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。
二、实验环境
Libero仿真软件。
三、实验内容
1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。
四、实验结果和数据处理
1、所有模块及测试平台代码清单
//74HC00代码-与非门
// 74HC00.v
module HC00(A,B,Y);
input [4:1]A,B;
output [4:1]Y;
assign Y=~(AB);
endmodule
//74HC00测试平台代码
// testbench.v
`timescale 1ns/1ns
module testbench();
reg [4:1]a,b;
wire [4:1]y;
HC00 u1(a,b,y);
initial
begin
a=4b0000;b=4b0001;
#10 b=b1;
#10 b=b1;
#10 b=b1;
a=4b1111;b=4b0001;
#10 b=b1;
#10 b=b1;
#10 b=b1;
end
endmodule
//74HC02代码-或非门
// 74HC02.v
module HC02(A,B,Y);
input [4:1]A,B;
output [4:1]Y;
assign Y=~(A|B);//或非
endmodule
//74HC02测试平台代码
`timescale 1ns/1ns
module test02();
reg [4:1]a,b;
wire [4:1]y;
HC02 u2(a,b,y);
initial
begin
a=4b0000; b=4b0001;
#10 b=b1;
#10 b=b1;
#10 b=b1;
#10
a=4b1111; b=4b0001;
#10 b=b1;
#10 b=b1;
#10 b=b1;
end
endmodule
//74HC04代码-非门
module HC04(A,Y);
input [6:1]A;
output [6:1]Y;
assign Y=~A;//非
endmodule
//74HC04测试平台代码
`timescale 1ns/1ns
module test04();
reg [6:1]a;
wire [6:1]y;
HC04 u4(a,y);
initial
begin
a=6b000001;
#10 b=b1;
#10 b=b1;
#10 b=b1;
#10 b=b1;
#10 b=b1;
end
endmodule
//74HC08代码-与门
module HC08(A,B,Y);
input [4:1]A,B;
output [4:1]Y;
assign Y=AB;//与
endmodule
//74HC08测试平台代码
`timescale 1ns/1ns
module test08();
reg [4:1]a,b;
wire [4:1]y;
HC08 u8(a,b,y);
initial
begin
a=4b0000; b=4b0001;
#10 b=b1;
#10 b=b1;
#10 b=b1;
#10
a=4b1111; b=4b0001;
#10 b=b1;
#10 b=b1;
#10 b=b1;
end
endmodule
//74HC32代码-或门
module HC32(A,B,Y);
input [4:1]A,B;
output [4:1]Y;
assign Y=A|B;//或
endmodule
//74HC32测试平台代码
`timescale 1ns/1ns
module test32();
reg [4:1]a,b;
wire [4:1]y;
HC32 u32(a,b,y);
initial
begin
a=4b0000; b=4b0001;
#10 b=b1;
#10 b=b1;
#10 b=b1;
#10
a=4b1111; b=4b0001;
#10 b=b1;
#10 b=b1;
#10 b
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