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南京邮电大学 通达学院 课程设计报告 设计类别: EDA-VHDL 专业名称: 通信工程 班级学号: ~~~~~~~~ 学生姓名: ~~~~~ 基本题 : 数字时钟设计 综合题 : 数码管学号滚动显示 同小组成员： 学号： ~~~~~~~~~ 姓名： ~~~~~~ 指导教师: 王奇、梅中辉、周小燕、孔凡坤 日 期： 2012年6月11日—6月22日 一、数字时钟 1．实验目的 (1)掌握VHDL语言的语法规范，掌握时序电路描述方法 (2)掌握多个数码管动态扫描显示的原理及设计方法 2．实验任务要求 要求学生设计一个时钟,并输出到数码管显示时，分，秒。 3．设计思路及VHDL代码 首先要设置一个时钟信号，根据时钟信号的变化来进行时钟的变化，从秒的变化到时的变化条件是不同的。将时分秒各分为为十位和各位即六位数字显示时间来分析。 原理图如下： VHDL源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity shizhong is port( clk:in std_logic; led1:out std_logic_vector(6 downto 0); led2:out std_logic_vector(6 downto 0); led3:out std_logic_vector(6 downto 0); led4:out std_logic_vector(6 downto 0); led5:out std_logic_vector(6 downto 0); led6:out std_logic_vector(6 downto 0)); end shizhong; architecture main of shizhong is signal hou1:std_logic_vector(3 downto 0); signal hou2:std_logic_vector(3 downto 0); signal min1:std_logic_vector(3 downto 0); signal min2:std_logic_vector(3 downto 0); signal sec1:std_logic_vector(3 downto 0); signal sec2:std_logic_vector(3 downto 0); begin ------------------------------------------------------------- h110:process(clk,hou2,min1,min2,sec1,sec2) begin if clkevent and clk=1 then if (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou1=0000; else if (hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001)) then hou1=hou1+1; end if; end if; end if; end process h110; ——————————时钟的十位 --------------------------------------------------------------- h220:process(clk,min1,min2,sec1,sec2,hou1) begin if clkevent and clk=1 then if (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec