第03节 存储器.ppt

存储器 大纲 概述 主存储器 高速缓冲存储器 虚拟存储器 辅助存储器 概述 存储器分类 存储器层次结构 存储器的层次结构 主存储器 概述 半导体存储芯片 随机存取存储器（RAM） 只读存储器（ROM） 存储器与 CPU 的连接 提高访存速度的措施 主存储器与CPU的联系 两个稳态：T1导通，T2截止为“1”态；T2导通，T1截止为“0”态； 工作原理： ① 保持状态(X、Y译码线为低电平，即T5、T6、T7和T8 均截止) ② 写入状态(X、Y译码线为高电平，即T5、T6、T7和T8 均导通) 写“1”：位线2为高电平?B高? T1导通； 位线1加低电平? A低? T2截止； 写“0”：位线2为低电平? B低? T1截止。 位线1加高电平? A高? T2导通； ③ 读出状态(X、Y译码线为高电平，即T5、T6、T7、T8 均导通) 读“1”(T2截止、T1导通)：VCC从T4到T6、T8 使位线2有电流。 读“0”(T1截止、T2导通)：VCC从T3到T5、T7使位线1有电流； 不同的位线上的电流使放大器读出不同的信息“1”和“0”。 MOS静态存储器的存储单元 MOS静态存储器结构图 1K静态存储器框图 存储器芯片读数时间 例：下图是某SRAM的写入时序图，其中WE是读写命令控制线，当该线为低电平时，存储器按当时地址2450H把数据线上的数据写入存储器。请指出图(a)写入时序中的错误，并画出正确的写入时序图。 16K×1动态存储器框图 动态存储器的特点 动态存储器中数据输入线与数据输出线是分开的。 有WE控制信号，而没有片选信号CS，扩展时用信号RAS代替信号CS。 地址线引脚只引出一半，因此内部有两个锁存器。 行地址选通信号和列地址选通信号在时间上错开进行复用。 地址线也作刷新用。 刷新是动态MOS存储器最突出的特点，静态存储器不需要刷新。 1K×1位的MOS管掩膜ROM 16×1位双极型镍铬熔丝式PROM 设CPU有16根地址线、8根数据线，并用MREQ作为访存控制信号，用WR作为读写控制信号。现有下列存储芯片：1K ? 4位RAM、4K ? 8位RAM、 8K ? 8位RAM、 2K ? 8位ROM、 4K ? 8位ROM、 8K ? 8位ROM及74138译码器和各种门电路，如图所示。画出CPU与存储器的连接图，要求如下： ① 主存地址空间分配： 6000H ~ 67FFH为系统程序区。 6800H ~ 6BFFH为用户程序区。 ②合理选用上述存储芯片，说明各选几片。 ③详细画出存储芯片的片选逻辑图。 例：已知配有一个地址空间为0000H～3FFFH的ROM区域(由一片芯片组成)，现在再用RAM芯片8K×8形成16K×8的RAM区域，起始地址为8000H，RAM芯片有CS和WE信号控制端，CPU的地址总线为A15?A0，数据总线D7?D0，控制信号为MREQ和R/W，要求： (1) 设计地址译码方案； 　 (2) 将RAM和ROM用CPU连接. 解：已有的ROM区域是16K×8，RAM区域需2片8K×8的芯片，起始地址为8000H。地址分析如下： 方案一： 以内部地址少的为主，地址译码方案： 用A15A14 A13作译码器输入，则 Y0 和Y1选ROM， Y4选RAM1， Y5选RAM2。 扩展图与连接图如图所示。 方案二： 以内部地址多的为主，地址译码方案： 用A15A14作译码器输入， 则Y0 选ROM； Y2选RAM1和RAM2； 当A13=0时选RAM1，当A13=1时选RAM2。 扩展图与连接图如图示。 例：设存储器容量为32个字，字长64位，模块数m=4，分别画出顺序方式和交叉方式组织的存储器结构和编址示意图。 解：(1) 顺序方式 内存地址格式 4 3 2 1 0 模块 字 存储器结构和编址示意图如下所示。 (2) 交叉方式 内存地址格式 4 3 2 1 0 字 模块 例：在一个具有八体低位多体交叉的存储器中，如果处理器的访存地址为以下八进制。求该存储器比单体存储器的平均访问速率提高多少？（忽略初启时的延迟） （1）10018、10028、10038、…… 11008 （2）10028、10048、10068、…… 12008 解：设存储器的访问周期为T。 (1) 八体低位多体交叉的存储器访问顺序如下： 10018～10078所需时间 = T ； 10108～1