数字电路和逻辑设计 6.3.ppt

6.3 时序逻辑电路设计;设计要求;　　例6-5　设计用来检测二进制输入序列的检测电路，当输入序列中连续输入4位数码均为1时，电路输出1。;0/0;　　第二步： 状态简化（合并）;B;ACBD;●;　　(3) 选择最大等价类组成等价类集;1;　　第三步：状态分配;表6-3-5 例6-5状态转移表;0;　　若采用J-K触发器，则将状态转移方程变换成类似J-K触发器特征方程的形式，即：;　　第五步：画逻辑图。;6.3.2　采用小规模集成器件设计同步计数器;表6-3-6 例6-6状态转移表;010;1D;图6-3-11 例6-7原始状态图;;0;　　状态转移方程：;图6-3-13 例6-7状态转移图;1J;S0;表6-3-9 例6-8状态转移表;　　第三步 选择各级触发器时钟信号;　　第２级触发器的时钟： 　　Q2的状态变更发生在序号1→2、 3→4、 5→6、 7→8时刻，在这些时刻，计数脉冲和Q1输出有下降沿产生(Q1有上升沿产生)，而计数脉冲在其它时刻也有下降沿触发第２级触发器，这些时刻的触发都是“多余”的或无效的；若选择第１级触发器的输出，只是在9→0时刻Q1的跳变沿是“多余”触发。 　　根据原则二，选择CP2=Q1( 或Q1)。;　　第四步：作简化状态转移表 　　目的：根据各触发器的时钟信号，得出它们的转移情况。 　　方法：求出各级触发器在各自被触发时刻的状态转移情况，将不被触发时刻的转移状态作为任意态处理。;表6-3-10 例6-8简化的状态转移表;×;　　第六步：检验自启动特性 　　方法：假设计数器处于偏离态中的任意一个状态，根据状态转移方程确定其次态，检查该次态是否为有效状态或最终能否转移到有效状态。;0001;1J;6.3.4 采用中规模集成器件实现任意模值计数(分频)器;　　解　模10计数分频要求在输入10个脉冲后返回到0000，且输出一个脉冲。４位二进制同步计数器共有16个状态，因此需要在计数器的基础上增加判别和清零信号产生电路。当电路状态为1010时，产生清零信号，使得计数器清零，回到0000状态。;CP;　　思考题解答： 　　将vO1直接加到计数器清零端是可以实现清零的。但是如果集成器件各触发器在翻转过程中，由于速度不等，就可能不能使全部触发器置0。采用触发器后，Q端输出的清零信号宽度和计数脉冲CP=1的持续时间相同，可确保计数器可靠清零。;CTRDIV10CT54/74160;　　２．利用置入控制端的置位法 　　利用中规模集成器件的置入控制端，以置入某一固定二进制数值的方法，从而使N进制计数跳跃(N－M)个状态，实现模值为M的计数分频。;1;1;1;CTRDIV16CT54/74161;图6-3-26 利用CT54161/74161实现 模10的计数分频;图6-3-26 利用CT54161/74161实现 模12的计数分频;J;1;J;;J;表6-3-9 例6-8状态转移表