第5节 发射极耦合逻辑(ECL)电路.pptVIP

* * 第5章 发射极耦合逻辑(ECL)电路 5.1 ECL门电路的工作原理 5.2 ECL电路的逻辑扩展 5.3 ECL电路的版图设计特点 概述 作业 TTL电路采用多发射极晶体管作为输入级，借助它对电流的反抽作用，加速晶体管基区和集电区存储电荷的释放，从而大大提高了电路的开关速度；STTL和ASTTL电路采用肖特基箝位晶体管和新工艺，抑制了晶体管的过饱和及寄生电容，使开关速度进一步提高，但它们仍没能完全摆脱“饱和”这一状态。 为适应数字系统超高速的需求，人们从非饱和形式对开关电路进行研究，1962年摩托罗拉公司制成第一个电流型逻辑电路即发射极耦合逻辑(ECL)集成电路。其工作时晶体管在放大和截止两个状态间转换，不进入饱和区，这从线路结构和设计上根除了TTL/STTL电路中晶体管由饱和到截止转换时所需释放超量存储电荷的时间，加上各点电平变化幅度小，也没有STTL因采用SBD箝位带来的附加寄生电容，因而ECL电路的速度很高，其平均延时可达几纳秒甚至亚纳秒数量级。 从某种意义上说，ECL电路开关速度的提高，是以牺牲功耗换取的，它空载时每门平均功耗为25mW左右，比TTL(10mW)要大。近年来经过改进电路结构和采用新工艺，目前的平均延迟时间在亚纳秒数量级的单元电路功耗可降至几毫瓦的数量级，使ECL电路成为数字系统中无以匹敌的重要角色。 与其他数字电路一样，ECL电路的逻辑功能基础也可归结为基本门电路的工作过程。ECL电路中的基本门是或／或非门。本章以ECL10K(国内为E10K)系列中的或／或非门为例，首先对ECL电路的基本门电路进行分析，接着讨论ECL电路的逻辑扩展及版图设计。 5.1 ECL门电路的工作原理 ECL电路的核心部分，其中Q2为定偏管，从VC2、VC1获得或/或非输出。 为定偏管Q2提供固定的基极偏置电压。 射极开路的射极输出器作为输出级，以解决输入与输出电平的匹配问题。 射极耦合电流开关实际上是一个一边为固定输入VBB，另一边为大信多输入端的射极耦合差分级，其工作原理跟单端输入、双端输出的差分放大器非常类似，但它只对信号起传递作用。 一、射极耦合电流开关 因为RERC1，RC2，所以负反馈很强，不仅使ECL电路输入阻抗很高，而且使晶体管稳定可靠地工作在放大区。RP是由基区沟道电阻做成的输入下拉电阻，为输入晶体管的反向漏电提供通路，并保证了不用的输入端固定在0电平。 一般ECL电路推荐使用负电源VEE＝-5.2V，Q1、Q2的集电极直接对地输出(Vcc＝0)，这种接法使电路速度很快，交流性能好，且以“地”作为参考电平最为稳定。其典型的逻辑低电平VOL＝－1.75V，逻辑高电平VOH=-0.924V，而VBB＝-1.29V，为逻辑电平的中间值。 电流流通的情况是：当Vi由0变为1时，输入管导通，Q2管截止，电流IE全部流经输入管。当Vi由1变为0时，Q2管导通，输入管截止，电流IE全部流经Q2管。两种情况下电流IE差别不大，相当于一个恒流源。 此电路的作用相当于一个电流开关，时而把电流拨给输入管，时而又把电流拨给Q2管。这就是所谓电流型开关逻辑电路的由来。但它们的输出高、低电平比输入高、低电平约高0.8V。 二、射极输出器 射极输出器Q3、Q4的作用： (1)保持输出相位不变、逻辑关系不变。 (3)提高负载能力、扩大逻辑功能等。 (2)进行电平位移。 由于电流开关的输出高、低电平比输入高、低电平约高0.8V，所以电流开关的输出不能直接作为下一级ECL电路的输入，不然会引起逻辑错误。经射随器位移一个VBE后，可以获得ECL标准逻辑电平，使前级的输出电平和后级的输入电平数值匹配。 由于射随器的输入阻抗高(约6kΩ)、输出阻抗低(约7Ω)，它不仅起到了缓冲、隔离和电流放大的作用，而且增大了电路的负载能力。射极开路输出形式扩大了逻辑功能，也为驱动传输线提供了方便。因为射随器有大电流输出，所以采用单独接地，以防止与电路其他部分之间的串扰。 三、参考电压源 参考电压源虽不是ECL电路的主要部分，但却决定着电路逻辑电平的位置、阈值电压和抗干扰能力，特别在电路工作于超高速的情况下，这些问题尤为突出。 由差放的分析可知，定偏管的基极电位VBB值确定以后，电路的输入高、低电平值分别为VIH-VBB4Vt，VIL-VBB- 4Vt，电路的输出电平及逻辑电平值也就确定了。如果由于某种原因造成参考电压值发生变化，那么，虽然有同样的逻辑电平输入，输出电平却将发生相应的变化。例如当0电平输入时，输入管截止而定偏管导通。如果因某种原因VBB变低(但高于0电平)，此时流经定偏管的射极电流将随之变小，使VC2升高，结果造成“或”端输出的0电平变高，如果所增高的电压值过大，甚至可使下一级电路