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软硬件联合仿真平台设计 　　【摘要】在FPGA的设计过程中，调试与仿真工作需要耗费大量时间。利用C语言相对Verilog语言在过程控制方面具有优势，采取系统C模型通过PLI接口给Verilog模型产生测试矢量，降低了设计仿真工作的复杂度。但是由于当今的Verilog仿真器速度慢，难以满足大数据量和高实时性的仿真要求。通过将设计中验证通过的Verilog模型在FPGA中实现并与PC机通过通信接口实现数据交互，待验证的Verilog模型运行在Verilog仿真器上，构成软硬件协同仿真加速系统，克服了软件仿真慢的特点而实现实时仿真，从而极大的加快了设计的仿真速度。 　　【关键词】软硬件协同仿真；仿真加速；FPGA 　　 　　The design of the simulation platform with software and hardware 　　Kui Wei 　　（College of information science and technology，Xiamen university，Xiamen，361005，China） 　　Abstract：During FPGA design，it is very difficult to debugger and simulation for complex hardware circuit design.Because using C language in process control is more superior than Verilog language，the method that system C model generate test signals to Verilog model by PLI interface，will be carried out.It reduces the complexity of design and simulation.However，nowadays Verilog simulators are too slow to fit the requirement，which demands large system data and high real time simulation.So，if Verilog model runs in FPGA，and communicates with C model running on the PC，constituting the software and hardware co-simulation acceleration system.The system will overcome the tardiness of soft simulation and achieve real time simulation.Besides，it greatly speed up the simulation of system. 　　Keywords：Co-simulation Software and Hardware；Simulation Speed-up Technology；FPGA 　　 　　1.前言 　　在做FPGA设计时，软件仿真这个步骤是必不可少的。仿真工具如Modelsim在每一个仿真时钟片上会依次计算电路中每一个寄存器的值，完成之后再进入下一个仿真时钟片。由于CPU的运算是串行的，当仿真时间较长，或者电路结构很复杂时，软件仿真就会变成一件很耗时的事情。 　　假设仿真的最小时钟片是1ps，那仿真1s的时间长度需要进行1万亿次时间片的计算，每个时间片内的所需要的计算时间是由电路中寄存器的个数来决定的。如果目标电路是一个简单的加法器，这样的仿真过程仅需要不到1秒的时间；但是当目标电路换成一个10万门以上的系统之后，所需要的仿真时间就会变得难以忍受。 　　软硬件联合仿真的概念早在HDL语言建立之初实际上就已经提出来。HDL的标准里有很大一部分描述了HDL语言与其他高级编程语言的接口规范，verilog对应的接口规范叫做PLI（Programmable Language Interface）[1]，这个接口允许在仿真层次上verilog与C语言进行互动。有这个编程接口之后，HDL仿真就变得十分灵活，它可以借助于C语言实现的驱动程序与各种硬件设备进行交互，这就提供了一种可靠的软硬件联合仿真的技术基础。文献[2]给出了联合仿真的统一模型，文献[3-5]提出了不同的硬件加速设计方案。本文基于上述研究，提出一种使用USB2.0接口作为数据传输通道的软硬件联合仿真平台实现方式。 　　2.软硬件联合仿真平台设计 　　软硬件联合仿真的大体思路是：