学习情境五：数字钟设计 EDA技术目化教程 [电子教案].pptVIP

学习情境五：数字钟设计 一．项目目的 掌握六十进制，二十四进制计数器的设计方法 掌握混合设计方法 掌握多位共阳数码管动态扫描显示驱动及编码 掌握 基于FPGA的层次化设计方法 学习 VHDL 基本单元电路的综合设计应用 3. 实施步骤 1、根据系统设计要求，采用自顶向下设计方法，由秒计数模块、分计数模块、时计数模块、整点报时模块、动态扫描显示模块和 7 段译码模块六部分组成。画出系统的原理框图，并说明系统中各主要组成部分的功能。 2、选用Quartus II工具，运用VHDL编写各个模块的 VHDL 源程序。 3、根据选用的软件编译、仿真各底层模块文件。 4、根据选用的软件及选用的硬件芯片编好用于硬件验证的管脚锁定文件。 5、记录系统仿真、硬件测试结果。 6、记录实验过程中出现的问题及解决办法。 三．硬件要求 主芯片 Altera EP1K30QC208-2； 6 位 七 段共阳极数码管动态扫描显示； 三个按键开关（复位，调小时，调分钟）； 时钟利用开发板现成时钟源； 利用开发板电源。 四．相关知识点 2.电子钟设计原理: 在同一 FPGA 芯片上集成如下电路模块： （1）时钟计数： 秒……60 进制 BCD 码计数。 分……60 进制 BCD 码计数。 时……24 进制 BCD 码计数。 同时整个计数器有复位、调时、调分功能。 （2）6 位 8 段共阳极数码管动态扫描显示时、分、秒: 按提供的 8421BCD 码，经译码电路后成为 8 段数码管的字形显示驱动信号 a,b,c,d,e,f,g。 扫 描 电 路 通 过 可 调 时 钟 输 出 片 选 驱 动 信 号 ， 片 选 地 址 为SEL[2..0] 。 由SEL[2..0] 和LED[6..0](a,b,c,d,e,f,g)、DP 决定了 8 位中的那一位显示和显示什么字形。SEL[2..0]变化的快慢取决于扫描频率的快慢。 3．层次化设计、混合设计、元件例化 元件例化语句格式： COMPONENT 元件名 GENERIC（类属表）； PORT （端口名表）； END COMPONENT 元件名； 元件名 PORT MAP（ [端口名=] 连接端口名，…）； 定义元件语句 元件例化语句 PORT MAP 是端口映射语句，用来说明例化元件与当前实体端口的连接关系。表示这种连接关系有两种方式，一种是名字关联方式，一种是位置关联方式，这两种方式也可以混合使用。 在名字关联方式下，例化元件的端口名和当前实体的端口名之间用关联符“=”连接；在位置关联方式下，例化元件的端口名和关联符都可省去，只要列出当前系统中的端口名就可以了，但端口名的排列必须与例化元件端口定义中的端口名一一对应。 五．参考 1．原理图 如图所示（模块化设计） 模块说明: 各模块都是 VHDL 语言编写。 秒计数及时钟控制模块。SECOND.VHD 分计数及时钟控制模块。MINUTE.VHD 时计数及时钟控制模块。HOUR.VHD 动态扫描显示模块。SELTIME.VHD 7 段译码模块；DELED.VHD signal carry_out1 : std_logic; signal carry_out2 : std_logic; begin p1: process(reset,clk) begin if reset=0 then count=0000; counter=0000; elsif(clkevent and clk=1) then if (counter5) then if (count=9) then count=0000; ②模块符号如图5.3所示。 图5.3 秒模块 ③仿真： 秒模块仿真如图5.4所示。 图5.4 秒模块仿真波形 signal carry_out2 : std_logic; begin p1: process(reset,clk) begin if reset=0 then count=0000; counter=0000; elsif(clkevent and clk=1) then if (counter5) then if (count=9) then count=0000; counter=counter + 1; else count=count+1; end if; carry_out1=0;