干个VHDL文件构成,每个文件主要包含五个部分一个或.pptVIP

第 5 章 VHDL语言的主要描述语句 1) 多数决定的数字滤波器（4位） 滤波器输出信号d_f的取值由滤波器输入信号前 N次采样值表决而定，原则是多数取胜。假定采 样次数N为3，若 (d_in(N-2)+d_in(N-1)+d_in≥2 则d_f的取值为‘1’，否则为‘0’。 提示：设计要利用数组和循环语句。 见文件 majority.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity majority is port (clk,resetn: in std_logic; d_in: in std_logic_vector(3 downto 0); d_f : out std_logic_vector(3 downto 0)); end; architecture rtl of majority is type array_4 is array(3 downto 0)of std_logic_vector(2 downto 0); signal s_d:array_4; signal d_f_i:std_logic_vector(3 downto 0); begin proce