AD9852芯片介绍.docVIP

参考文献 黄智伟.无线发射与接收电路设计.北京航空航天大学出版社,2004:806-830 Analog Devices，Inc.CMOS 300MHz Complete-DDS AD9852. Analog Devices， Inc.1999：μm CMOS技术的高度集成芯片，内部有一高速、高性能的D/A转换器和比较器，能实现一个数控的捷变合成器功能。接上精密时钟源，AD9852能产生一个高稳定、频率/相位/幅度可编程的正弦输出，可作为通信、雷达等应用中的捷变本机振荡器。 AD9852改进型高速DDS核提供了48位频率分辨力（300MHz主时钟时，1μHz的调谐步进值）。相位截断为17位，保证了优越的SFDR(无杂散动态范围)。AD9852的体系结构允许理想的输出正弦波频率达到150MHz，并能以100MHz的速率进行频率调谐。 在捷变时钟发生器应用中，可将正弦输出（经外部滤波）通过内置的比较器转换成方波信号，若再结合用户可自由配置的DAC作为参考电压的提供者，还能产生占空比可程控的矩形脉冲信号。芯片提供了两个14位相位寄存器，并为BPSK操作提供了一个单独控制引脚。片上12位的DAC，结合改进型DDS体系结构，提供极好的宽带和窄带输出SFDR。12位的数字倍频器允许可编程振幅调制、整形开关键控和对输出幅度进行精确地控制。线性脉冲调制功能促使宽带扫频更为容易。与此同时，AD9852内部还集成了一个可编程的4X~20X的倍频器，可利用一较低频率的外部基准时钟产生300MHz的内部主时钟。 AD9852适用于捷变本机振荡器频率合成系统和可编程时钟发生器，并可作为雷达和扫描系统的FM线性调频脉冲源，还可用于设备检测以及商用或业余的RF激发器。[1] 概括地讲，AD9852有如下特点： 小型80脚LQFP封装； +3.3V单电源供电； 具有多级低功耗模式； 单端或差分参考时钟输入； 与2线/3线SPI接口兼容的10MHz串行接口和100MHz并行8位接口； 最高主时钟频率300MHz； 内部集成了一个4X~20X可编程参考时钟倍频模块； 集成了一个逆Sinc滤波器； 集成了一个12位数字乘法器； 集成了两个12位D/A转换器； 集成了一个超高速抖动为3 ps RMS的比较器； 有两个48位可编程频率寄存器和两个14位可编程相位偏移寄存器，再配以一个数据选择引脚，分别为实现FSK和PSK提供了便利的条件； 可实现线性或非线性FM Chirp功能，同时还提供一个频率“保持”控制引脚，使输出频率在Chirp过程可以停留在某一频点上； 可实现频率线性渐变和双向扫频功能； 优越的动态性能：在100MHz(±1MHz)模拟输出下SFDR为80dB。[2] x.2 AD9852内部结构及功能模块 x.2.1内部结构 AD9852直接数字合成器的内部结构如图x-1所示，芯片内部主要包括带48位频率/相位累加器的DDS核、可编程的基准时钟倍频器、逆Sinc滤波器、数字乘法器、D/A转换器等九大功能模块。这个高集成芯片经适当配置后，可作为合成本地振荡器、程控时钟发生器和FSK/BPSK调制器使用。 图x-1 AD9852内部结构框图 x.2.2 功能模块 AD9852的九大功能模块简介如下： (1)参考时钟(REFCLK)倍频器 这是一个基于PLL的4X~20X可编程参考时钟倍频模块，能对外接时钟频率进行4~20倍（只能是整数倍）的倍频以产生高频率系统时钟，这样就大大降低了对外接时钟的要求。同时，倍频器可以被旁路好让外部时钟直接作为系统时钟。 外部时钟可设定为单端输入和差分输入两种模式，由引脚DIFF CLK ENABLE控制。 (2)DDS核 本模块是芯片的基本部分，主要由频率累加器(FACC)、相位累加器(PACC)和正弦查询(LUT)表构成，在DDS核中引入频率累加器是AD9852的一个特色也是其实现线性调频等功能的硬件基础。对于一般的DDS芯片，DDS核只包括相位累加器和正弦查询表。 (3)逆Sinc滤波器 利用这一模块可对DAC输出的高频衰减进行适当补偿，使输出的频谱在奈奎斯特带宽范围内趋于平缓。 (4)数字乘法器 这是一个12位的数字乘法器，可利用之程控输出信号的幅度，若再结合内部幅度自控逻辑，还可实现幅度的自动变化功能。 (5) D/A转换器模块 这一模块共有两个12位电流型D/A转换器。一个用于将DDS正弦数字输出信号转换为模拟输出，称作余弦DAC；另一个可供用户自由配置使用，可应用于控制，比如，为比较器提供可编程的比较电平，以控制其输出方波的占空比，所以称作控制DAC。 (6)比较器(CMP) 这一功能块为产生方波信号提供了方便，在时钟发生器应用中发挥重要的作用。 (7)计数器模块 本模块主要包含三类计数器： 32位减计数器—