Verilog逻辑仿真1.pptVIP

Verilog教程 华中师范大学 有哪几种硬件描述语言？各有什么特点？ VHDL - 比VerilogHDL早几年成为I EEE标准； - 语法/结构比较严格，因而编写出的 模块风格比较清晰； - 比较适合由较多的设计人员合作完成 的特大型项目（一百万门以上）。 Verilog概述 什么是Verilog HDL? Verilog HDL(Hardware Discription Language)是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 Verilog在VLSI设计过程中的位置 Verilog与VHDL 目前，设计者使用Verilog和VHDL的情况 美国：Verilog: 60%, VHDL: 40% 台湾：Verilog: 50%, VHDL: 50% Verilog的历史 最初是于1983年由Gateway Design Automation公司(后被Cadence收购)为其模拟器产品开发的硬件建模语言 1990年，Cadence公司成立OVI(Open Verilog International)组织来负责推广Verilog 1995年，IEEE制定了Verilog HDL标准，即IEEE Std 1364 - 1995 Verilog HDL 的发展历史 Verilog 与 VHDL 两者的区别： VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用 Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用 有哪几种硬件描述语言？各有什么特点？ Verilog HDL - 较多的第三方工具的支持 - 语法结构比VHDL简单 - 学习起来比VHDL容易 - 仿真工具比较好使 - 测试激励模块容易编写 Verilog HDL与 C语言 虽然Verilog的某些语法与C语言接近，但存在本质上的区别 Verilog是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真 C语言是一种软件语言，是控制硬件来实现某些功能 利用Verilog编程时，要时刻记得Verilog是硬件语言，要时刻将Verilog与硬件电路对应起来 SystemC and SystemVerilog:面向SOC Verilog HDL的设计流程 自顶向下(Top-Down)设计 一个系统由总设计师先进行系统描述(Spec)，将系统划分为若干模块，编写模块模型(一般为行为级)，仿真验证后，再把这些模块分配给下一层的设计师，由他们完成模块的具体设计，而总设计师负责各模块的接口定义 Verilog HDL设计的入口和出口 Verilog HDL设计的入口 系统描述(Spec) Verilog HDL设计的出口 功能正确且优化的的Verilog 描述文件 仿真时序波形 语法详细讲解Verilog 语法要点 目标: 理解Verilog 语言的一些重要规定. 学会认识一些有关的重要语言符号. 掌握Verilog 中如何规定时间单位 语法详细讲解Verilog 与 C 的主要不同点 Verilog 有许多语法规则与 C 语言一致。 但与 C 语言有根本的区别： - 并行性 - 块的含义： initial 块 和 always块 两种赋值语句： 阻塞 赋值 “ = ” 非阻塞赋值 “〈= ” 语法详细讲解整数和实常数 Verilog 语言中常数可以是整数或实数： 整数可以标明位数也可以不标明位数，表示方法： 《位数》‘《基数》《值》 其中《位数》表明该数用二进制的几位来表示 《基数》可以是二（b）、八（O）、十（d）或 十六（h）进制 《数值》可以是所选基数的任何合法的值包括 不定值 x 位和高阻值 z。 如:64‘hff01 8’b1101_0001 ‘h83a 实常数可以用十进制表示也可以用科学浮点数表示，如：32e-4 （表示0.0032） 4.1E3( 表示 4100） 语法详细讲解字符串 Verilog 语言中，字符串常常用于表示命令内需要显示的信息。 用“ ”括起来的一行字符串，换新一行用 “\n” 字符,与 C 语言一致。 在字符串中可以用 C 语言中的各种格式控制符，如\t, \”, \\… 在字符串中可以用 C 语言中的各种数值型式控制符(有些不同)，如： %b(二进制), %