PFGA课件第五章数字系统设置与综合(缩).pptVIP

* 第5章 数字系统的高级设计与综合 本章内容 5.1 Verilog编程风格 5.3 数字系统的同步设计 5.1 Verilog编程风格 由于综合工具只能对可综合的语句产生最终的硬件实现，设计者对语言规则和电路行为的理解不同，使设计描述的编码风格直接影响EDA软件工具的综合结果。好的描述方式就是综合器容易识别并可以综合出所期望的电路，电路的质量取决于工程师使用的描述风格和综合工具的能力。 对于编码风格，列出以下的一些注意要点或需要遵循的准则： 对希望形成组合逻辑的if/else和case语句，要完整地描述其各个分支，避免形成锁存器，可行的办法就是对所有被赋值信号赋一个初始值 。 有大量关于阻塞和非阻塞赋值为综合编码时广泛接受的准则：利用阻塞赋值设计组合逻辑模型；利用非阻塞赋值设计时序逻辑模型。 从不把阻塞和非阻塞赋值混合在一个always 模块中 。 进程的敏感表应该列举完全，否则可能产生综合前后的仿 真结果不同的现象。 在循环中不要放置不随循环变化的表达式。 时序逻辑尽可能采用同步设计 。 …………. VERILOG编程准则 1.分割 一个设计应按功能分割成较小的功能单元，每个功能单元都有一个公共的时钟域，并能独立进行验证。设计层次应能将时钟域分割开，以说明多个时钟之间的相互作用和对同步