FPGA设计报告.doc

西安邮电学院 FPGA课程设计报告 题 目：采用RAM实现计数器及FPGA功能验证 院 系： 电子工程学院 专业班级： 学生姓名： 导师姓名： 起止时间：2012-06-18至2012-06-29 2012年 07 月 01 日 FPGA课程设计报告提纲 任务用一个×8的双口RAM完成个8位计数器，计数器的初值分别为~10，时钟频率为1MHz，计数器计数频率为Hz。计数目的采用RAM实现计数器及FPGA功能验证环境 (硬件环境，设备等)?Quartus II?10.1 xilinx ise 9.1 FPGA课程设计详细内容 4.1 技术规范×8RAM由一个地址切换键按顺序切换1~10个地址端口。 4． 切换端口 读出数据 开始计数 暂停计数 存入数据 计数流程 5．切换端口 读出数 七段显示译码器译码 输出到数码管显示 读取结果输出流程 分频：1Hz的秒计时频率，用来进行秒计时； 4.2 设计方案 clk clk_1hz dout [7:0] din[7:0] rst_n rst_n pause reset 切换端口 读出数据 开始计数 暂停计数 存入数据 计数：开始计数 rst_n 计数器复位 reset； 计数输出 ain； 计数暂停 pause； 计数置数 reduce； dout 显示模块 wr rd ram_en ain[9:0] aout[7:0] dout din RAM：reg [7:0] ram[9:0] 10×8的RAM存储阵列10个字每个子8位 使能 ram_en 输入端 输入地址 ain； 输入数据 din； 上升沿有效写入信号 wr； 输出端 输出地址aout； 输出数据 dout； 上升沿有效读信号 rd； 4.3 功能验证方案×8RAM由一个地址切换键按顺序切换1~10个地址端口。 4． 切换端口 读出数据 开始计数 暂停计数 存入数据 计数流程 5．切换端口 读出数 七段显示译码器译码 输出到数码管显示 读取结果输出流程 6．分频：1Hz的秒计时频率，用来进行秒计时； 2验证环境及工具 根据情况验证过程将使用以下的环境和工具进行： a)windows环境下使用ModelSim仿真工具； b)windows环境下使用QuartusII工具。 为进行验证还应当建立仿真激励模块 3 预确认： (1)系统主要技术参数； 经分析，系统的的主要参数包括：引脚数目，引脚工作电压，工作电源电压，系统的工作频率。 (2)系统的模块数目及各模块实现的功能及如何知道模块工作正常； (3)总模块验证，看总系统是否正常工作。 4 仿真确认： 4.1 目的 初步确认系统是否完成预期设计的功能； 先分析芯片所有模块连接关系，如下图 4.2 逐个完成各个模块的验证 ①分频模块：由于系统提供的频率为50Mhz而计数时需要的是每秒那样计数，故需要将50Mhz分频为1hz.可为该程序编写激励，得到输出，用输出的频率与想要得到的1hz的信号进行比较，即可验证。 ②计数模块：编写完成后可通过查看仿真图形确认计数范围，位宽等功能的正确。 ③RAM存取模块：需在仿真中编写测试激励对RAM进行存取验证，在仿真图形中确认RAM的存取功能的正确性。 ④顶层模块：在顶层模块中，调用上面的三个模块，通过相应的操作，可进行仿真 4.3 验证空标志产生逻辑： 先将复位信号置0(有效)，在一定时间内看系统是否产生空标志； 4.4验证正常情况下的信号： 系统运行时，让复位信号为1（即复位无效），根据输入信号得出输出信号，与想要得到的信号进行比较。 4.4 电路设计源代码，功能仿真激励源代码及功能仿真结果报告.5 综合及布局布线报告和引脚分布报告后仿真结果报告.7 硬件测试结果报告L