计算机组成原理课件更新第三章存储系统（之三）.pptVIP

3.4 高速存储器 题意—— 提高存储器工作速度的技术（频带平衡） 解决存储器与CPU速度不匹配 容量、速度、价格的矛盾 提高存储器速度——减小内存与CPU之间速度差异的主要途径—— 在CPU内部设多个通用寄存器； 研究新的DRAM芯片技术； 在结构技术上考虑更好的措施； 从系统结构角度考虑采用多层存储体系。 （每项技术措施都是为了整体改善存储器性能价格比，但不同技术主要针对某个存储器技术指标的提高。） 1、芯片技术 在DRAM芯片中采用高速存取方式。 快速页面访问方式（FPM）：此次访问的存储单元与上次访问的单元处于存储单元阵列的同一行（即页面）时，可以利用上次访问的行地址。比一般访问提高2~3倍。 增强数据输出存储器（EDO DRAM）：在FPM DRAM的基础上，增加一个数据锁存器，在输出一个数据的过程中就准备下一个数据的输出。性能提高15%~30%。 同步型DRAM（SDRAM）：将CPU和RAM通过一个相同的时钟锁在一起。实际是通过地址、数据锁存及流水方式达到同步。 RDRAM（Rambus DRAM）：经专用RDRAM总线与CPU之间传送数据。 SLDRAM。 … …。 （？？？）芯片技术中还有：双端口存储器；相联存储器 ；等等。  2、结构技术—— 选定存储芯片后，进一步提高存储器性能的措施：从结构上提高存储器的带宽； 实际是采用并行操作的存储器； 主要采用技术——多体交叉存储技术。 3、采用多层次存储体系结构 （寄存器——）Cache——主存——辅存； 其中Cache技术面向速度问题而虚存技术面向容量问题。 3.4 高速存储器 二、无冲突和有冲突的读写 三、双端口存储器的应用场合 1、多层次存储器系统中的Cache采用双端口结构； 2、一般主存用来实现CPU和其他总线主设备（如DMAC和IOP）同时并行访问； 3、多机系统中可用来实现多机之间信息交换 （可考虑用多端口）； 双端口存储器是显示卡上的显示存储器的主要形式； …。 3.4.2 多模块交叉（多体交叉）存储器 一、多体交叉存储器的实质是并行的主存系统 1、并行主存的含义 数据总线仍然是单字宽（W），却能在一个存取周期Tm访问到多个字（nW）的信息。 2、实现并行的基础 用多个（n个）存储体（存储模块）组成主存。 回忆RAM扩展时将1KX4芯片组织成8KX16存储器的方法： （1）4个芯片位扩展为1KX16——称其为一个分（存储）体或一个模块（板）； （2）再用8个模块字扩展成8KX16的主存； A12 Y7 A11 A10 Y0 A9 A0 D15 D12 D3 D0 R/W 二、多模块存储器中线性地址的两种安排方式 1、顺序方式 线性地址按模块走，第一块排完再排第二块….；编址为高位交叉。 2、交叉方式 线性地址逐模块走，所有块编一个单元，再回到第一块……；编址为低位交叉，真正的并行主存系统中常用的是这种方式。 以上两种方式图解如下： （类教材P.101图3.29） 三、多体交叉存储器的工作原理（Interleaved memory） 1、地址交叉排列的目的 获得比单体或多体顺序排列方式更高的频宽。 【例】在一个具有4个存储体的多体交叉存储器中，如果处理器的访存地址为以下十进制值；求该存储器比单体存储器的平均访问速率提高多少（忽略初启时的延迟）？（0001为第一个地址。） （1）0001，0002，0003，…，0100 （2）0002，0004，0006，…，0200 （3）0003，0006，0009，…，0300 ——（1）4倍 （2）2倍 （3）4倍 2、多体交叉存储体分时工作原理 无论多体存储器中有几个分体，CPU与主存之间数据通路仍是一个字长的W位。 n个W位如何在一个存储周期Tm中读出？ 一般采用分时启动分体的分时读出法： 设有n个分体（模块），各自的存取周期都是Tm；则第一个分体启动后，每隔1/n个Tm再启动下一个分体。 例：设有4体交叉的存储器，分时即每隔1/4Tm启动一个分体，见图示。 分时启动各个分存储体的示意图（以四体交叉存储器为例） M3 M2 M1 M0 1/4 2/4 3/4 1 2 t(Tm) 3、交叉存取度（计算问题） （1