《电子综合设计DEA》课程设计作业.docVIP

设计题2 某通信系统信道编码过程是：信息序列先进行分组编码（循环冗余校验，CRC）， 再进行卷积编码，然后发送。其中，CRC生成多项式为 G(D)= D10+D8+D6+D5+D4+D2+1， 每组含25位信息；采用（2，1，4）卷积码（即码率为1/2，约束长度为5），生 成多项式为：g(0)=1+D3+D4，g(1)=1+D+D3+D4 试利用VHDL语言实现上述的信道编码器，并进行仿真。其中编码器对输入的要求为： 1）同步信号为宽度至少为一个时钟周期的正脉冲； 2）同步上沿与时钟上沿以及数据起始时间对齐； 3）本地处理时钟频率高于输入时钟（设为3、4倍）； 4）当输入端检测到编码器发出rdy信号（正电平）时，才能向编码器发信息。对编码器输出的规定为： 1．输出同步为宽度至少为一个时钟周期的正脉冲； 2．同步上沿与时钟下沿以及码序列起始时间对齐； 给定信息序列为： 1 0 0 1 1 1 0 0 1 1 0 1 1 1 0 1 0 1 1 1 0 0 1 1 1 设计思想： 该设计可分为两部分组成： crc编码部分 首先，必须熟悉编码算法。Crc编码简介如下： ① CRC码的编码方法 　　首先,可将待编码的k位有效信息位表达为多项式M(x)形式: 　　　　M(x)= Ck-1xk-1 + Ck-2x k-2+…+Cixi+…+C1x1+C0 　　式中Ci为0或1，x为伪变量，并用xi指明各位间的排列位置。 　　若将信息位组左移r位,则可表示为多项式M(x) * xr ,这样就可以空出初值为０的r个校验位，即 　　　　　　 　　CRC码的码字，是用k个数据位拼接上r个校验位得到的。校验位的值，就是通过对多项式M(x) * xr除以生成多项式G(x)(特定的一个多项式)所得到的余式。为了得到r位余数(校验位)，G(x)必须是r+1位的，即为r次的多项式。 设所得余数表达式为R(x),商为 Q(x)，就有： 　　　　　M(x).xr / G(x) = Q(x) + R(x) / G(x) 　　将r次余式直接拼接在源数据多项式的右侧，可写成M(x).xr + R(x)，并可推导出： 　　　　　M(x).xr + R(x) = [ Q(x)* G(x) + R(x) ] + R(x) 　　　　　　　　　　　　 = [ Q(x)* G(x) ] + [ R(x)+R(x) ] 　　　　　　　　　　　　 = Q(X)* G(x) 　　这证明所得到的CRC码字是一个可被G(x)（多项式）数码除尽的数码（多项式）。 　　例：对四位源信息 1100，来求三个校验位的值，可选择生成多项式为 1011，则有： 　　　　 M(x) = x3 + x2 = 1100 　　　(k = 4) 　　　　 M(x)*x3 = x6 + x5 = 1100000 (左移， r = 3位) 　　　　 G(x) = x3+ x + 1 =1011 　　 (r+1 = 4位) 　　所得到的码字（系统线性（7,4）分组码）为： 　　　　 M(x).x3 + R(x) = 1100000 + 010 = 1100010 ②算出已给序列的crc码以便检验。 给定信息序列为：1 0 0 1 1 1 0 0 1 1 0 1 1 1 0 1 0 1 1 1 0 0 1 1 1 经计算得crc码的余数部分共10位，其为：1 0 1 0 0 1 0 1 0 1 因此，crc分组码共25+10=35位，其为： 1 0 0 1 1 1 0 0 1 1 0 1 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1 0 0 1 0 1 0 1 ③硬件电路实现原理图 卷积码部分 为方便考虑和写入，又把卷积码部分分为卷积码主体部分和2变1交织部分。 ①卷积码主体部分 ②2变1交织部分 设计vhdl语言： ----------------------------------------------------------- library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity crcjj is port(clk:in std_logic; ----------------------输入时钟 localclk:in std_logic; --------------本地处理时钟 reset:in std_logic;--------------------置1初始化 syn_in:buffer std_logic; ------------输入同步 syn