第4章时序逻辑电路分析　.ppt

第 4 章时序逻辑电路分析;4.1 时序逻辑电路模型 ; 用两组逻辑表达式共同描述时序逻辑电路的功能： ;4.2 触发器 ;4.2.1 基本R-S触发器 ;（1）工作原理 ; 情况2： 若R 出现短暂的低电平0，S = 1不变，则： ; 情况3： 若R =1不变，S 出现短暂 的低电平0，则： ; 情况4：若R = 0、S = 0，则： ;（2）逻辑功能描述 ;R S; 基本R-S触发器的缺点： （1） 存在约束关系，操作不便； （2） 对R、S要求严格，要相互配合，准确实时。;R S;次态方程： ;1. D 触发器 ; D 触发器的描述;维持阻塞D 触发器; 为便于使用，增加RD和SD端： RD：直接复位端，低电平有效 SD ：直接置位端，低电平有效 可以通过RD、SD直接进行复位、置位操作。 注意： 不允许RD和SD同时有效； 平时，RD、SD应保持为“1”。; 目的：引入两种新功能—— （1）自动翻转；（2）现态保持 ; 主从J-K触发器; 主从J-K触发器的描述;3. T触发器 ;4.2.3 各类触发器的相互转换 ;2 R-S触发器转换成J-K触发器 ;触发器分类; 触发器应用一例 ;（1）电源电流IE 触发器的所有输入端接无效电平，输出端悬空时，电源向触发器提供的电流。此参数说明触发器电路的空载功耗。 （2）低电平输入电流IIL和高电平输入电流IIH 测试条件：触发器输出端悬空。 IIL：某输入端接地，从该输入端流出的电流； IIH：触发器某输入端接电源，流进该输入端的电流。 此参数说明对驱动电路的负载要求。 （3）输出高电平VoH和输出低电平VoL 触发器输出端Q或输出高电平时的对地电压为VOH，输出低电平时的对地电压为VOL。 此参数说明触发器的抗干扰能力。; 开关参数;4.3 同步时序逻辑分析;4.3 同步时序逻辑分析;（2 ） 按输出中是否直接含有输入，分为： Meal型和Moore型;（3） 按时钟和输入信号的作用方式，分为： 脉冲型和电平型;4.3.1 同步时序逻辑电路的描述方法 ;1. 逻辑函数表达式 ;接上例。已求出： ;3. 状态图 ;4. 工作波形图;由上述次态和输出响应得出工作波形图：;4.3.2 同步时序逻辑分析;将式激励函数代入J－K触发器特征方程 ，有：;步骤4 画出工作波形图 ;例4-5：分析图示同步时序电路的逻辑功能。;步骤2 列出状态转换表、状态表;步骤3 画出状态图，分析逻辑功能 ;4.4 异步时序逻辑电路的分析 ;例4-6： 分析图示电路，说明逻辑功能。 ;次态真值表的列表步骤： ;4.5 计算机中常用的时序逻辑电路;1基本寄存器;2移位寄存器 Shift Registers;3．典型芯片-74194;时序图;4.5.2 计数器;4.5.2 计数器;1．同步计数器;1．同步计数器;1．同步计数器;2．异步计数器;2．异步计数器;2．异步计数器;4位集成二进制同步加法计数器74LS161/163;3．典型MSI计数器芯片;3．典型MSI计数器芯片;3．典型MSI计数器芯片;4.5.3节拍发生器;用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。;4.5.3节拍发生器;　在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。 　顺序脉冲发生器分计数型和移位型两类。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，需要采取措施消除。移位型顺序脉冲发生器没有竞争冒险问题，但状态利用率低。;RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。RAM中的每个寄存器称为一个字，寄存器中的每一位称为一个存储单元。寄存器的个数（字数）与寄存器中存储单元个数（位数）的乘积，叫做RAM的容量。按照RAM中寄存器位数的不同，RAM有多字1位和多字多位两种结构形式。在多字1位结构中，每个寄存器都只有1位，例如一个容量为1024×1位的RAM，就是一个有1024个1位寄存器的RAM。多字多位结构中，每个寄存器都有多位，例如一个容量为256×4位的RAM，就是一个有256个4位寄存器的RAM。;由大量寄存器 构成的矩阵;容量为256×4