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第6章 Verilog行为语句 Verilog HDL行为语句 always过程语句使用模板： always @(敏感信号列表) begin …… end 敏感信号列表 例如： @(a) //当信号a的值发生改变 @(a or b) //当信号a或信号b的值发生改变 @(posedge clock) //当clock 的上升沿到来时 @(negedge clock) //当clock 的下降沿到来时 @(posedge clk or negedge reset) //当clk的上升沿到来或reset信号的下降沿到来 注意：避免将边沿敏感信号和电平敏感信号列在一起。 敏感信号列表举例 1位全加器的设计： module full_add (a,b,cin,sum); input a,b,cin; output [1:0] sum; reg[1:0] sum; always @ (a or b or cin) begin sum=a+b+cin; end endmodule Verilog-2001标准中对敏感信号列表新的规定：1）敏感信号列表中可用逗号分隔敏感信号,比如： always @(a or b or cin) always @(a,b,cin)2）在描述组合逻辑电路时，在敏感信号列表中使用通配符“*”，表示包括该过程块中所有的敏感信号，比如：always @(a or b or cin) always @(*) always @ * 二、块语句begin-end 块语句是由块标志符begin-end界定的一组语句。 当块语句只包含一条语句时，块标志符可以缺省。 begin-end串行块中的语句按顺序执行。比如： begin b=a; c=b; end //块执行完后，b、c 的值是相同的 三、 赋值语句 过程赋值语句多用于对reg型变量进行赋值。 （1）非阻塞（non_blocking）赋值方式 赋值符号为“=”， 如：b= a； 非阻塞赋值在整个过程块结束时才完成赋值操作。 （2）阻塞（blocking）赋值方式 赋值符号为“=”， 如：b= a； 阻塞赋值在该语句结束时就立即完成赋值操作。 阻塞赋值与非阻塞赋值 阻塞赋值与非阻塞赋值 非阻塞赋值仿真波形图 阻塞赋值与非阻塞赋值 非阻塞赋值综合结果 四、条件语句 if-else语句 if-else语句使用方法有以下3种： （1）if（表达式） 语句1； （2）if（表达式） 语句1； else 语句2； （3）if（表达式1） 语句1； else if（表达式2） 语句2； else if（表达式3） 语句3； …… else if（表达式n） 语句n； else 语句n+1; case语句的使用格式如下： case （敏感表达式） 值1： 语句1； //case分支项 值2： 语句2； …… 值n： 语句n; default：语句n+1； endcase BCD码—七段数码管显示译码器 module decode4_7(decodeout,indec); output[6:0] decodeout; input[3:0] indec; reg[6:0] decodeout; always @(indec) begin case(indec) //用case语句进行译码 4d0:decodeout=7b1111110; 4d1:decodeout=7b0110000; 4d2:decodeout=7b1101101; 4d3:decodeout=7b1111001; 4d4:decodeout=7b0110011; 4d5:decodeout=7b1011011; 4d6:decodeout=7b1011111; 4d7:decodeout=7b1110000; 4d8:decodeout=7b1111111; 4d9:decodeout=7b1111011; defaul