3第三讲定点加减法1.ppt

定点数的运算与元器件 第2章 运算方法和运算器 教学内容 定点数的加，减，乘运算。（补、原） 二进制加法器/十进制加法器 乘法器 教学要求 熟练掌握补码的加、减法运算。 熟练掌握原码‘补码的乘法运算。 了解全加器、乘法器等逻辑线路的构成。 教学重点 四则运算的法则。 溢出特殊情况的处理。 一 定点补码运算 1 补码加法 公式： [x+y]补=[x]补+[y]补 说明：此公式适用定点小数和整数的加法运算。 一 定点补码运算 2 补码减法 公式 [x－y]补=[x]补+[－y]补=[x]补－[y]补 说明： 利用此等式把补码的减法运算，化为了加法运算，所以在硬件设计时，只需设计加法器即可。 计算 例1 x=3，y=2 ，求解x+y，x-y 例2 x=－3，y=2 求解x+y，x-y 例3 x=0.1001，y=0.0101 求解x+y，x-y 3 溢出 二 基本二进制加法器、减法器 原理：两个二进制数字Ai,Bi和一个进位输入Ci相加,产生一个和输出Si,以及一个进位输出Ci＋1。 取值： 1 全加器电路图 2 串行加法器 原理：n个1位的全加器(FA)可级联成一个n位的行波进位加减器。 说明：M为方式控制输入线,当M＝0时,作加法(A＋B)运算；当M＝1时,作减法(A－B)运算,在后一种情况下,A－B运算转化成[A]补＋[－B]补运算,求补过程由B＋1来实现。 3 串行加减法器图 4 延迟估计 1、对一位全加器(FA)来说,Si的时间延迟为6T(每级异或门延迟3T),Ci＋1的时间延迟为5T。 2、位的行波进位加法器的时间延迟 ： ta＝n·2T＋9T＝(2n＋9)T 说明：9T为最低位上的两级“异或”门再加上溢出“异或”门的总时间,2T为每级进位链的延迟时间。 小结 思考：为什么一套加法器可以实现加法和减法操作？创新点如何？ 思考：目前讲授的内容，其内容主线是如何的？对你开展实践工作的指导意义是什么？ 三 定点数乘法 1 原码的乘法 基本思想:每次用乘数的一位去乘被乘数。 (1).算法分析 例. 0.1101×1.1011 乘积 P = X × Y 符号 SP= SX⊕SY 早期的串行1位乘法 (1)分步乘法：每次将一位乘数所对应的部分积与原部分积的累加和相加，并移位。 (2)设置寄存器： A：存放部分积累加和、乘积高位 B：存放被乘数 C：存放乘数、乘积低位 (3)设置初值： A = 00.0000 B = X = 00.1101 C = Y = 11.1011 早期的串行1位乘法 存在的问题 这种方法并不需要很多器件。然而串行方法太慢。 解决办法 大规模集成电路问世以来,出现了各种形式的流水式阵列乘法器,它们属于并行乘法器。 不带符号的阵列乘法器 不带符号的阵列乘法器 不带符号的阵列乘法器 延迟估计 n位×n位不带符号的阵列乘法器总的乘法时间为： tm＝Ta＋(n－1)×6T＋(n－1)×Tf 　 ＝T＋(n－1)×6T＋(n－1)×2T ＝(8n－7)T　 小结 掌握补码的加减，乘法运算，能进行求解。 理解全加器的工作原理，并能够自己推导延迟估计。 理解并行乘法器的并行运算，并能推导延迟估计。 最高符号位表示结果的正确符号。００表示小于１的正数。１１表示大于－１的负数。解释为什么最高符号位是正确符号 双符号位的方法是通过增加一个符号位，扩大数的表示范围，来看待的。此方法又称为变形补码，所以适用的是补码形式。 如果是Ｍ位×Ｎ位，则需要Ｍ×Ｎ个与门。 1 证明分清已知和求解。 2 注意这个公式成立范围 1 两种证明方法：方法一，等式变换证明；方法二，利用上次课已讲的补码形式[x]与[-x]之间的关系 2 公式层次说明 已知[x－y]补=[x]补+[-y]补 输入是[x]补和[y]补 ，输出是[x－y]补 溢出问题的本质是：同正，同负的两个操作数，其结果符号改变。溢出是对结果的讨论。溢出判断的三个方法都是基础此产生的。 说明：一正，一负，数学概念上也可以溢出，但是这种情况必然是某一个输入操作数已溢出，这在输入合法性检查的时候就不合法了。结果的合法性就没有讨论的意义了。 * * （1）A=10 B=7 10+7： 0 1010 0 0111 1 0001 正溢 （3）A= -10 B= -7 -10+(-7)： 0 1111 1 0110 1 1001 负溢 （2