数字电路与逻辑设计第八章 大规集成数字电路.ppt

实现G=AB+AC+BCD的逻辑电路 该表决器专用集成电路的设计制造步骤： （1）启动MAX+PLUS Ⅱ （2）建立工程项目：File / Project / Name ， 在Driver 和 Directories 栏目中选择工程存放的路经，在 Project Name 栏目中输入工程名，单击 OK 按键确定。 如图所示。 （3）新建一个图形设计文件（*.gdf）： 选择 File / New，如图所示。 在图中选择 Graphic Editor file （左边出现小圆点）和 .gdf 文件（* .gdf 文件：Graphic Design File，图形设计文件）， 单击 OK 按键。 进入到 MAX +PLUS Ⅱ 的图形编辑器，如下图所示。 （4） 输入电路元件 在上图的空白处双击（鼠标左键），或者选择 Symbol / Enter Symbol，出现下图所示。 在Symbol Name 栏中输入电路元件名：and2 （2输入端“与门”）。或者在prim Symbol Library 中选中 and2。单击 OK 按键后，可以看到光标上粘着被选的元件，将其拖动到合适的位置，再单击左键，使其固定。 （5）重复以上步骤（4），将电路所需的全部元件摆放到适当的位置。 and2：2输入“与门” 2个、and3：3输入“与门”1个、or3：3输入“或门”1个、input：输入引脚4个、output：输出引脚1个。 （6）连接电路中的连线 将光标移到待连线处，单击鼠标左键后，再移动光标到待连线的另一处，再次单击左键，即可生成一条连线。用以上方法，连接电路中所有要连的连线。 （7）保存设计的文件 选择 File / Save As 项，或者单击工具条中保存文件按键（水平工具条左数第三个按键），屏幕如下图。 在下图中，检查 File Name 栏应与工程名相同，但扩展名为 .gdf 。 单击 OK 键完成设计文件的保存。 （8）选择使用的CPLD芯片 选择Assign / Device项，屏幕如图所示。 我们使用的CPLD是 Altera 生产的FLEX10K 系列的 EPF10K20TI144-4，故在Device对话框中，选： Device Family： FELX10K ；Devices：EPF10K20TC144-3 单击 OK 键完成芯片选择。 （9）编译设计文件 选择 Max+Plus Ⅱ / Complier，或 File / Project / Save Compile或 单击水平工具条左起第12个按键，打开编译器。 单击 Start 按键后，计算机开始处理数据。如果编译通过，会出现“ 0 errors” 和“0 warnings” 字样。按 “确定”退出。 （10）底层编辑—— 引脚分配 选择 Max+Plus Ⅱ / Floorplan editor，或 单击水平工具条左起第11个按键，打开底层编辑器，如图所示。在 Layout 菜单中，选定 Current Assignments Floorplan 项有效，进行引脚分配设计。 （11）将 Unassigned Nodes 栏中，电路的输入输出节点标号直接用鼠标 “拖到” 想分配的引脚上。本例中，我们可将 “表决器” 的输入 A、B、C、D 分配到 EPF10K20TC144-4 芯片的第 80、81、82、83引脚上；输出G分配到第 9 引脚上。 （12）引脚分配后，再编译 引脚分配后，需要进行再编译，以生成芯片的配置文件 (*.sof 文件)。再编译方法同步骤（9）。 (sof文件：SRAM Object File) （13）设计结果下载，生成专用芯片 选择 Max+Plus Ⅱ / Programmer或单击水平工具条左起第15个按键打开编程器。 选择 JTAG / Multi-Device JTAG Chain Setup项，选择对芯片编程（下载）的配置文件，如图所示。 单击 Delete All，删除以前的配置文件。 用 Select Programming File … 功能选定设计生成的芯片配置文件(*.sof 文件，“ * ” 应与设计的工程名相同)，并用 OK 键确认。 单击 ADD 键，使选定的配置文件出现在 Programming File Names 栏目中。 按 OK 键退出 JTAG / Multi-Device JTAG Chain Setup 项。 按 Configure 即开始对芯片进行编程（下载），正常下载完成后，应出现以下字样 “Configuration Complete” （14）观察、验证电路实际工作情况是否与设计目的相一致。 （2）新建一个波形设计