复旦微电数字电路第3章 触发器.ppt

数字逻辑基础 本章要求： 掌握触发器的基本类型及其状态描述 了解触发器的结构与工作原理 掌握触发器的基本应用电路 3.1 触发器的基本类型及其状态描述 R-S 触发器 JK触发器 D触发器 T触发器 触发器的转换 3.2 触发器的结构及其工作原理 四种类型的触发器可以相互转换。 JK触发器和D触发器的功能最为完善。尤其是JK触发器，可以比较方便地构成其它各个类型的触发器。 在商品集成电路触发器中，较多的是JK触发器和D触发器。 RS触发器作为所有触发器的基本构成部分，较多地出现在数字集成电路的内部结构中。 D锁存器 主从触发器 边沿触发器 边沿触发器的动态特性 3.3 触发器的简单应用 本章概要 触发器的基本特性是： 1、具有两个稳定的输出状态， 2、可以在输入信号的作用下改变状态。 所以，触发器具有记忆作用。 按照逻辑功能的不同，触发器可以分为RS、JK、D和T四种类型。不同逻辑功能的触发器之间可以相互转换。 按照电路结构的不同，触发器可以分为同步触发器和异步触发器两大类，其中同步触发器又可以分为锁存器、主从触发器和边沿触发器三种类型。 必须分清这两种分类的区别：逻辑功能表示触发器的输出状态与输入的逻辑关系，电路结构决定了触发器的动作特点。所以，相同的电路结构类型可以构成不同逻辑功能的触发器，相同逻辑功能的触发器也可能有不同的电路结构类型。 由于触发器是时序逻辑电路中的一个及其重要的部件，熟练掌握触发器的逻辑功能和动作特性是十分必要的。 直接运用触发器可以构成异步计数器和各种寄存器。这些单元电路广泛应用在各种电子设备和计算机中。 时钟周期Tclock：能够使触发器正常工作的时钟脉冲周期。通常以它的倒数即时钟频率fclock来描述一个触发器的动态特性。 建立时间tS：激励输入在时钟脉冲有效边沿之前具有稳定的逻辑电平所必需的时间。 保持时间tH：激励输入在时钟脉冲有效边沿之后需要继续保持稳定的逻辑电平的时间。 传输延迟时间tPD：从时钟脉冲有效边沿之后到触发器输出达到稳定所需要的时间。 建立时间至少要2个门电路延时时间。 保持时间至少为1个门电路的延时时间。 传输延时至少需要3个门电路的延时时间。 CP脉冲的周期至少需要5个门电路的延时。 维持-阻塞型 门电路延时型 建立时间至少为2个门电路延时。 保持时间可以为0。 传输延时至少需要1个与或非门电路的延时时间。 CP脉冲的周期应该是建立时间和传输延时之和，即至少为3个门电路的延时时间。 主从型 建立时间应该是G3和G1的延时时间之和。 激励输入的保持时间可以为0。 激励输入需要经过G7、G5才能到达输出，所以传输延时至少需要这两个门的延时时间。 触发器进入“记忆”状态需要CP保持到正反馈建立起来，所以时钟脉冲的最短周期应该大于2个非门的延时加上2个传输门的延时。 35ns 0 15ns 22MHz HCT 44ns 0 25ns 25MHz HC 175ns 20ns 20ns 4MHz 4000 主从边沿 5ns 0 4ns 110MHz F 4.5ns 0 3ns 80MHz S 15ns 0 20ns 30MHz LS 20ns 0 20ns 30MHz 74 门电路延时 7ns 1ns 2ns 100MHz F 6ns 2ns 3ns 75MHz S 19ns 5ns 20ns 25MHz LS 17ns 5ns 20ns 25MHz 74 维持-阻塞 传输延时 保持时间 建立时间 时钟频率 系列 触发器结构 边沿触发器的典型动态特性参数 各种触发器的开关特性 若要基本RS触发器可靠地翻转，R＝1或S＝1的时间应大于2倍的门的传输延时tpd 同步RS触发器会出现空翻现象，主从、边沿触发器克服了空翻问题 时钟脉冲宽度不能太窄，必须保证触发器能够可靠地翻转 直接置0、1脉冲的脉宽不可太窄，以确保可靠地置0或置1 一些触发器的翻转时刻对应于时钟脉冲的上升沿，而另一些对应于下降沿，由触发器内部的电路结构决定 抗干扰能力的比较 1、主从型触发器在时钟脉冲为1期间，不允许输入信号改变（主从型D触发器除外），其抗干扰能力差 2、维持阻塞型触发器要求在建立时间开始到保持时间结束期间，输入信号不发生变化，而它的建立和保持时间是较短的，故其抗干扰能力较主从型的要好 3、某些边沿触发器仅在时钟脉冲触发沿之前的建立时间内，不允许输入信号改变，其抗干扰性最好 计数器 计数是数字电路的一个基本功能。一个计数器通常由一组触发器构成，该组触发器按照预先给定的顺序改变其状态。 同步计数器（Synchronous Counter）： 所有触发器的状态改变是在同一个时钟脉冲的同一个有效边沿上发生。 异步计数器（Asynchronous Counter）