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选择序列并行折叠计数器 　　摘要：为了减少测试应用时间并保证高测试数据压缩率，提出一种选择序列的并行折叠计数器。在分析并行折叠计算理论的基础上，通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列，避免了无用和冗余的测试序列的生成。ISCAS标准电路的实验结果表明，该方案的平均测试数据压缩率为94.48%，平均测试应用时间为类似方案的15.31%。 　　关键词：测试应用时间；选择序列；并行；折叠计算 　　中图分类号： TP391.7文献标志码：A英文标题 　　0引言 　　随着纳米工艺的发展和芯片尺寸的增大，芯片的集成度和设计复杂度越来越高，芯片测试的目标故障、测试数据量测试应用时间也显著增长[1-2]。另一方面，昂贵的自动测试设备（Automatic Test Equipment， ATE）的通道数和带宽极其有限。因此，研究如何在保障芯片测试故障覆盖率的前提下，压缩测试数据，减少测试应用时间，降低测试成本，具有十分重要的意义。 　　内建自测试（BuiltIn SelfTest， BIST）作为一种可测性设计（Design for Testability， DFT）方法将测试模式生成器、测试控制和测试响应分析集成到被测电路（Circuit Under Test， CUT）上，从而摆脱了对ATE的依赖，显著地降低了测试成本。常见的BIST结构有线性反馈移位寄存器（Linear Feedback Shift Register， LFSR）[2-6]、细胞状态机（Cellular Automata， CA）[7]、折叠计数器（Folding Counter， FC）[8-12]、扫描森林[13]等。折叠计数器方法基于折叠计算理论，具有较高的测试数据压缩率，如：混合模式的折叠计数器重播种方案[8]、使用双重种子压缩的折叠计数器方案[9]、选择折叠计数状态转移方案[10]、约束输入精简的多扫描链方案[11]、并行折叠计数器的BIST方案[12]等。文献[8-9]采用传统折叠计数器将测试数据串行移入扫描链，测试应用时间过长。文献[10]通过过滤折叠计数器生成的无用和冗余的测试向量，在测试应用时间上获得一定的改善。文献[11]虽然采用了并行结构，但仅是一种伪并行的测试向量生成方式，即测试向量生成过程是串行的，测试向量并行载入多扫描链。文献[12]提出了一种并行折叠计数器方案，但仍然不能避免无用和冗余的测试向量的生成，在测试应用时间上仍存在较大浪费。 　　本文在分析基于初始状态的折叠计算并行理论的基础上，提出了选择序列的并行折叠计数器，它通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列，避免了无用和冗余的测试序列的生成，从而显著减少测试应用时间，同时保障了较高的测试压缩率。对ISCAS85和ISCAS89标准电路的实验结果表明，本文方案在100%测试故障覆盖率下，平均测试数据压缩率为94.48%，平均测试应用时间仅为文献[12]方案的15.31%。 　　6结语 　　压缩测试数据和减少测试应用时间是降低超大规模集成电路测试成本的有效方法。本文在分析基于初始状态的折叠计算并行理论的基础上，提出了一种通过记录表示折叠索引的组序号和组内序号来生成选择状态的测试序列，避免了无用和冗余的测试序列的生成，从而显著地减少了测试应用时间，同时保障了较高的测试压缩率。对ISCAS85和ISCAS89标准电路的实验结果表明，本文方案在100%测试故障覆盖率下，平均测试数据压缩率为94.48%，平均测试应用时间仅为文献[12]方案的15.31%。本文方法可直接应用于电子设计自动化工具的设计中，自动生成芯片的内建自测试电路及测试数据。 　　参考文献： 　　[1]TOUBA N A. Survey of test vector compression techniques [J]. IEEE Design Test of Computers， 2006， 23（4）： 294-303. 　　[2]CZYSZ D， MRUGALSKI G， MUKHERJEE N， et al. Deterministic clustering of incompatible test cubes for higher poweraware EDT compression [J]. IEEE Transactions on CAD of Integrated Circuits and Systems， 2011， 30（8）： 1225-1238. 　　[3]MUKHERJEE N， RAJSKI J， MRUGALSKI G， et al. Ring generator： an ultimate linear feedback shift