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基于EDA数字频率计电路设计 　　摘要：数字频率计是一种基本的测量仪器，被广泛应用于电子、测控等领域。本文主要采用EDA工具作为开发手段，使用VHDL语言设计实现一种8位数字频率计系统。首先介绍了该数字频率计系统的总体电路构成，包括控制模块、计数模块、锁存模块和显示模块，然后用VHDL语言实现各个模块，最后在MAX+PLUSⅡ软件中对所设计的数字频率计进行波形仿真实验。实验结果验证了设计的正确性。 　　关键词：数字频率计 EDA VHDL 波形仿真 　　中图分类号：TN79 文献标识码：A 文章编号：1007-9416（2013）11-0135-03 　　1 引言 　　传统的设计方法是基于中小规模集成电路器件进行设计（如74系列及其改进系列、CC4000系列、74HC系列等都属于通用型数字集成电路），而且是采用自底向上进行设计。现代电子设计技术的核心的发展方向是基于计算机的电子设计自动化技术，即EDA（Electronic Design Automation）技术[1]。EDA技术减轻了设计人员的工作强度，提高了工作效率，缩短了产品的研发周期，是电子设计技术的一个巨大进步。超高速集成电路硬件描述语言（Very-High-Speed Integrated Circuit Hardware Description Language， VHDL）语言是EDA设计中一种重要的仿真语言，具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点，被广泛的应用于CPLD/FPGA的设计中。 　　在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系[2，3]。数字频率计是一种基本的测量频率的电子仪器，广泛应用于航天、电子、测控等领域。采用常规数字电路设计数字频率计，所用的器件较多、连线比较复杂，而且存在延时较大、测量误差较大、可靠性低等缺点。本文研究了基于EDA的数字频率计电路的设计方法，介绍了数字频率计的相应模块，并开展了相应的仿真实验。 　　2 数字频率计的设计原理 　　2.1 VHDL语言与软件仿真平台 　　VHDL出现于1982年，是一种针对于电路设计的高级语言。VHDL语言用于描述硬件电路，已经成了一种通用的硬件设计交换媒介[4]。该语言相比于其他语言具有对硬件的描述能力强、覆盖面广、语言精炼简洁、可读性强等特点，并且，VHDL支持支??模块化设计，缩短了开发的周期。 　　MAX+PLUSⅡ可编程逻辑开发软件是Altera公司推出的第三代PLD 开发系统，该软件提供了全面的逻辑设计能力，包括电路图、文本和波形的设计输入以及编译、逻辑综合、仿真和定时分析以及器件编程等诸多功能。具有包括开放式的界面、与结构无关、多平台、完全集成化、丰富的设计库在内的突出优点。其系统界面如图1所示。 　　2.2 设计基本原理 　　数字频率计的基本设计原理是选取一个频率稳定度较高的频率源作为基准频率，对比测量其他信号的频率，计算每秒内待测信号的脉冲个数。我们从MAX+PLUSⅡ实验台输入两个不同的时钟频率，其中一个作为基准频率（这里选取的是1HZ的CLK信号），另一个作为待测频率，经过相应的分频或倍频后，通过频率计计算出待测频率的频率值。由于本次设计的数字频率计采用1HZ的时钟频率作为基准频率，因此，我们需要计算1秒钟时基内待测信号整形后脉冲的个数，相应的计算结果即为当前频率值，并用十进制数码管显示最终结果[5，6]。 　　本频率计是8位十进制数字频率计，由四个模块构成：控制模块，有时钟使能的十进制计数器模块，锁存器模块和译码显示模块。数字频率计系统组成方框图如图2所示。 　　在上图中出现了三个重要的控制信号，分别是计数控制信号、锁存信号和清零信号。其中，计数控制信号是长度为1秒的高电平脉冲周期信号，可以对频率计的每一个计数器的使能端进行同步控制。实验中，当计数控制信号为高电平时开始计数；低电平时停止计数，并保持所计的数；锁存信号的上升沿到来时，将计数器在前一秒钟的计数值锁存在锁存器中，并控制显示模块显示当前数；锁存计数值后，由清零信号清除计数模块中的值。 　　3 模块实现 　　根据上述描述，数字频率计包含了控制模块，计数器模块，锁存器模块和译码显示共四个模块。下面我们将分别介绍这四个模块，并且给出其中最核心模块控制模块的设计程序。 　　3.1 控制模块 　　控制模块是本频率计设计的核心模块，既要求对频率计的每一个计数器的使能端进行同步控制，又要求能产生锁存信号将计数值记录到锁存器中。由此，利用VHDL语言设计该控制模块如下，仿真波形如图3所示。 　　3.2 其他模块 　　计数模块是对被测频率信号进行频率计数测量的模块，由8个一位十进制计数器级联组成，当时钟使能输入