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基于OMAPL138高速信号处理系统信号完整性分析 　　摘 要： 以基于OMAPL138的高速数字信号处理系统为例，分析了信号完整性在高速电路设计中的重要性及问题产生原因，通过仿真提出了信号完整性问题中的反射和串扰的解决方案，并具体阐述了在实际工程设计中如何控制高速信号的时序，以及如何保证电源系统的完整性。实践证明，高速数字电路设计中，保证信号完整性可以有效的保障系统的稳定运行，提高设计的一次成功率。 　　关键词： 信号完整性； OMAPL138； 反射； 串扰； 电源完整性 　　中图分类号： TN911.6?34 文献标识码： A 文章编号： 1004?373X（2013）12?0089?03 　　0 引 言 　　当今的数字电路设计中，随着用户需求的提高、半导体工艺的不断发展，处理器芯片的速度越来越快、密度越来越大、面积越来越小[1]。与低速数字电路设计相比，高速数字电路设计不仅要保证电路原理图设计的正确性，还要考虑当数字信号的上升时间减小到一定程度时，无源元件的电容、电感特性所导致的信号完整性问题。如果信号完整性问题在电路设计中被忽略，将会导致系统不稳定或无法运行，甚至整个设计都要被推翻，极大地降低了设计效率[2]。 　　所以，为了提高高速数字电路设计的首次成功率，信号完整性问题得到了越来越普遍的关注。这里结合OMAPL138的高速信号处理系统，对如何解决高速数字电路中的信号完整性问题进行了具体的阐述。 　　1 系统简介 　　该系统是基于OMAPL138的高速信号处理系统， OMAPL138是整个系统的核心。OMAPL138是美国德州仪器（TI）新推出的DSP+ARM双核架构的高性能处理器，其主频最高可达456 MHz，支持浮点运算，不仅具有DSP超强的数字信号处理能力，又面向应用，具备ARM的丰富外设接口的特点，其外设接口包括EMIFA、EMIFB，UART，EMAC等[3]。DSP核和ARM核通过片内共享内存区域进行相互通信[4]。 　　系统硬件结构图如图1所示。系统包括NAND FLASH模块、DDRⅡ模块、VME总线模块、串口模块和网口模块。除了VME总线模块需要通过FPGA进行EMIFA到VME的接口转换外，其他模块都与OMAPL138相应的外设接口直接连接。其中，NAND FLASH模块用于存放引导程序、内核和文件系统；DDRⅡ模块用于系统运行时??程文件和临时数据的存储[5]；VME总线模块和网口模块用于与其他系统的数据通信；串口模块用于连接上位机，系统调试时，可以打印调试信息。 　　该系统应用在光刻机的物镜控制箱中。系统工作时，首先通过网口接收数据采集卡发送的物镜中镜片的位置、温度等信息，然后经由OMAPL138进行高速数据处理，最后通过VME总线向驱动板卡发送处理后的数据，由驱动板卡对镜片的位置、温度等进行调整。 　　2 信号完整性分析与仿真 　　常见的信号完整性问题主要包括：单条传输线的信号反射、相邻传输线之间的信号串扰、时序控制以及电源完整性问题等。 　　在该系统中，高速信号的信号完整性特性主要表现在OMAPL138与DDRⅡ的接口上，DDRⅡ的时钟最高可达312 MHz，地址、数据和控制信号频率为时钟的[12]，即156 MHz。下面主要以此接口为例，对信号完整性进行分析，并在Cadence软件环境下进行仿真说明。 　　2.1 单条传输线的信号反射 　　对于单条信号线来说，几乎所有的信号完整性问题都来源于信号传输路径上的阻抗不连续性所导致的反射。解决信号反射问题有三种方法：降低系统时钟频率、缩短PCB走线和端接阻抗匹配。第一种降低了系统的运行效率，第二种需要增加PCB板的层数，提高了设计成本，显然这两种方法都不可取，第三种是最有效的解决方法。端接阻抗匹配包括源端端接和终端端接，源端端接主要应用于消除二次反射；终端端接又可分为并联匹配、戴维宁匹配、交流中断匹配、二极管匹配和串联匹配[6]。几种匹配方式中，只有串联匹配最适用于大规模并行总线的的阻抗匹配应用，所以对于DDRⅡ的地址、数据和控制总线都采用串联端接阻抗匹配。 　　2.2 相邻传输线间的信号串扰 　　形成串扰的原因有两种，分别是电感性耦合和电容性耦合，它们会导致向前、向后两种类型的串扰。串扰的产生和强度大小取决于传输线中电流的变化和走线的距离，电流变化的越快、走线距离越近，耦合就越强，串扰就越严重。因此，解决串扰问题的方法有两种，分别是降低信号速率和增加走线间距。由于降低信号速率会影响系统的性能，所以应采用增加走线间距的方式来减小相邻传输线间的信号串扰。 　　2.3 时序控制 　　在高速数字电路设计中，对时序的要求非常严格，具体时序要求包括信号发送端的时序、传输路径上的延时和信号接收端的时序。在PCB的实