assign语句之间并行执行-浙江大学信息与电子工程学院.PPT

* 共134页 * * * 共134页 * * 共134页 * RTL级综合后得到由功能模块构成的电路结构，逻辑优化器以用户设定的面积和定时约束为目标优化电路网表，针对目标工艺产生优化后的电路门级网表结构。 * 共134页 * architecture Structure_View of Processor is *** end Structure_View; library TTL.Work； configuration V4_27_87 of processor is use Work．All; for Structure_View *** end V4_27_87; * 浙大微电子 */86 库是编译后的数据的集合，它存放已经编译的实体、结构体、包和配置。 库由库元组成，库元是可以独立编译的VHDL结构。 VHDL中有两类库元- 基本元和辅助元 基本元包括实体说明、包说明和配置， 辅助元为包体和结构体。 基本元对同一库中其它基本元都是不可见的，必须用 use子句才能提供可见性。 * 浙大微电子 */86 VHDL语言中存在的库大致可以归纳为5种： IEEE库--IEEE认可的标准包集合 STD库--VHDL认可的标准包集合 ASIC库--与逻辑门一一对应的实体 用户定义的库--用户自定义的包和实体 WORK库--现行工作库，缺省库 * 浙大微电子 */86 除了 WORK库外，其他4类库在使用前都必须作说明， 用库子句（Library）对不同库中的库元提出可见性。 Library的说明放在设计单元的最前面，其一般形式为：Library库名；接着用 use子句使库中的包和包中的项可见。例如： Library IEEE; Use IEEE．STD_LOGIC_1164．all; 对于同一库中的不同库元，用use子句提供所需的可见性； 对于不同库中的库元，用库子句加上use子句提供可见性。 * 浙大微电子 */86 库语句的作用范围从一个实体说明开始到它所属的结构体和配置为止。 当一个源程序中出现两个以上的实体时，库语句应在每个实体说明语句前书写。 * 浙大微电子 */86 VHDL中的对象主要有以下三种： 信号(signal) 全局量,对应硬件中的连线,赋值（=）可有延时 变量(variable) 局部量,暂存某些值的载体,赋值（:=）被立即执行 常数(constant) 电路中的电源和地 * 浙大微电子 */86 行为描述 对系统书写模型的描述 基本语句是进程语句 用于系统数学模型或系统工作原理的仿真 结构描述 对系统子元件和子元件之间相互关系的描述 基本语句是元件实例化语句 用于进行结构设计，与电原理图一一对应 可以进行逻辑综合 * 浙大微电子 */86 顺序描述语句 -- 阻塞赋值语句 并发描述语句 – 非阻塞赋值语句 * 浙大微电子 */86 数字FSK调制作业说明--做在服务器上而不是自己的电脑上！ 输入一个564KHz的键控信号，（这里为了简化描述，使用564 KHz来描述键控信号的速率，正常情况下是用kbps。） 当键控信号为1时，模块产生并输出4.5MHz左右的信号(8倍) 当键控信号为0时，模块产生并输出3.9MHz左右的信号(7倍) 正确答案应为： 当键控信号为1时，产生4个4.5MHz左右的信号，而不是8个 当键控信号为0时，产生3.5个3.9MHz左右的信号，而不是7个 不要使用倍频 的方式，应该再额外使用一个高频时钟来分频。 */78 * * 服务器上Modelsim启动方法 创建启动软件的目录 mkdir sim 进入到启动软件的目录 cd sim 启动Modelsim source /opt/demo/modelsim.env（回车） vsim * * Modelsim 仿真步骤 准备阶段 建立新的编译库 File?New?library 建立新的工程 File?New?project 添加.v文件到新的project,包括测试激励testbench 编译 仿真 * 共64页 * 建立新的工作库 * * 建立新的工程1/2 * * 建立新的工程2/2 存放verilog代码的目录 * * 编译 编译前状态 编译后状态 * * 状态刷新很慢的情况下 在主窗口下鼠标右键 弹出来的选项中选择 Update 编译状态刷新 * * 绿色对号表示编译无误。红色叉号表示有错误。 黄色感叹号表示有警告。错误查看：双击红色叉号。 编译错误查看 数字表示错误代码行数，比如这里的16，表示代码第16行有错误，双击这行可以直接定位到错误处。