验证技术概述ppt课件.pptVIP

例：数据发送进程testcase生成 testcase1:验证UART是否能够正确发送数据 a.保持发送时钟基准时钟*8得到的位时钟txtick； b.调用APB_write任务向UART 控制寄存器写入“000101010”； c.调用APB_write任务向UART 发送保持寄存器thold写入； d.调用TXD_verify任务，并检测是否正确接收 testcase2:验证UART能否检验出奇偶校验错，并据此发出中断请求 a.保持发送时钟基准时钟*8得到的位时钟txtick； b.调用APB_write任务向UART 控制寄存器写入“000101010”； c. 调用APB_write任务向UART 发送保持寄存器thold写入； d.调用TXD_verify任务，并检测是否正确接收，偶校验无误，并接收到IRQ信号； e.调用APB_write任务向UART 控制寄存器写入“000111010”； f. 调用APB_write任务向UART 发送保持寄存器thold写入； g.调用TXD_verify任务，并检测是否正确接收，奇校验无误，并接收到IRQ信号； testcase3：溢出错误检查 testcase4：发送过程清TE testcase5：流控制检查 testcase提取 testcase实例-simulus task serial_data_input_generater; input[7:0] data; input[1:0] verify_indicate; input baudrate_clk; output RXD; // verify_indicate [1]=1，表示有校验位，否则无校验位； // verify_indicate [0] =1，表示奇校验，否则为偶校验； wire verify_bit = verify_indicate [0]? ~^data:^data; begin @(posedge baudrate_clk) TXD= 1’b0; @(posedge baudrate_clk) TXD= data[0]; @(posedge baudrate_clk) TXD= data[1]; @(posedge baudrate_clk) TXD= data[2]; @(posedge baudrate_clk) TXD= data[3]; @(posedge baudrate_clk) TXD= data[4]; @(posedge baudrate_clk) TXD= data[5]; @(posedge baudrate_clk) TXD= data[6]; @(posedge baudrate_clk) TXD= data[7]; @(posedge baudrate_clk) TXD= verify_indicate[1]? verify_bit:1’b1; @(posedge baudrate_clk) TXD= 1’b1; end endtask testcase实例-receiving data module testbench_for_UART_RXD; //例化待测模块UART UART u1(RXD, TXD,......); //顺序执行任务序列，进行功能验证 initial begin //调用激励产生模块，输入数据8’ha5，1位偶校验位 serial_data_input_generater(8’ha5, 2’b10, baudrate, RXD); End ………… endmodule testbench 1）将上述task在testbench的process中排列组合，分别调度就组成一个面向UART 的 黑盒子testbench generater 2）把UART和testbench generater在顶层模块配置指定－testbench，则可进行模拟验证 模拟仿真工具 模拟工具：模拟器—Simulator Verilog-XL Modelsim NC Verilog VSS（VHDL） VCS（Verilog ） 模拟仿真工具 模拟器工作原理： 编译法—Compiler：将HDL的描述编译成一般软件语言或汇编语言再执行 事件表驱动法—Event Driven ：对描述进行解释执行 Cycle Based –NC Verilog：一