(EDA技术实用教程第2版)第4章_VHDL设计初步.ppt

4.4 VHDL文本输入设计方法初步 4.4.4 时序仿真 图4-21 在Options菜单中取消Snap to Grid的选择 # (3) 设置波形参量 4.4 VHDL文本输入设计方法初步 4.4.4 时序仿真 图4-22 设定仿真时间长度 (3) 设置波形参量 图4-23 为输入信号设定必要的测试电平或数据 (4) 为输入信号加上激励电平并存盘 4.2 寄存器描述及其VHDL语言现象 4.2.3 实现时序电路的VHDL不同表达方式 【例4-14】 ... PROCESS BEGIN wait until CLK = 1 ; --利用wait语句 Q = D ; END PROCESS; 4.2 寄存器描述及其VHDL语言现象 4.2.3 实现时序电路的VHDL不同表达方式 【例4-15】 ... PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; --利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ; 4.2 寄存器描述及其VHDL语言现象 4.2.3 实现时序电路的VHDL不同表达方式 【例4-16】 ... PROCESS (CLK，D) BEGIN IF