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FPGA应用 Xilinx FPGA底层硬件开发 底层硬件种类 全局时钟网络 PLL模块 DCM模块 块RAM资源 硬核乘法器 高速收发器 嵌入式处理器 底层硬件使用 硬件原语：Device Primitive 菜单Edit-Language Templates Verilog-Device Primitive Instantation-FPGA IP Core New Source 选择IP Coregen Architecture Wizard 选择相应类型IP Core 底层硬件 全局时钟网络 DLL模块 DCM模块 块RAM资源 硬核乘法器 高速收发器 嵌入式处理器 时钟的时序特性 时钟偏移 时钟抖动： 时钟占空比失真 时钟建立、保持时间 时钟偏移 时钟偏移(Skew)：同一时钟到达两个不同寄存器之间的时间差 时钟偏移分正偏移、负偏移 全局时钟 由专用的全局时钟管脚驱动单个全局时钟，由后者去控制设计中的每个触发器 时钟设计原则 不采用门控时钟，组合逻辑只输出到触发器输入端； 全局时钟 全局时钟实现 BUFGP方法 IBUFG/IBUFGDS+BUFG IBUFG后组合BUFG IBUFG CLKIN_IBUFG_INST( .I(CLKIN_IN), .O(CLKIN_IBUFG)); BUFG CLK_BUFG_INST( .I(CLKIN_IBUFG),