EDA快速校时数字程序文档.docxVIP

由于要实现快速调时，所以这就要求在“计数”时用一个时钟频率，在 “较时”时有需要一个频率，这就会出现一个问题，那就是：一个进程（即process）中，不能出现两个时钟，否则就会出现error（100028）……，所以如果“较时”和 “计数”在一个process时，就需要避免在一个进程中采用两个时钟输入（即将两个时钟频率作为敏感信号），所以这也就是这里需要解决的问题了，考虑到计数和调时不是同时进行的，因此可以考虑在一个进程中，采用一个时钟输入进行类似于分时复用的原理，即计数时clk信号输出计数频率，校时时输出计数频率频率。而在设计时由于采用了EN信号进行计数和校时的切换（即EN为1时计数，为0时校时），因此可以利用EN信号作为时钟分频模块（即下图中的CLK_TWO模块）中的CLK_low输出的高低频切换。具体程序如下（主要看一下CLK_TWO模块中的红色程序部分即能明白）。顶层原理图CLK_TWO模块程序LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY CLK_TWO IS PORT(CLK,CHAG: IN STD_LOGIC ; CLK_low,CLK_high : OUT STD_LOGIC );END CLK_TWO;ARCHITECTURE BE