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FPGA 时钟设计——DLL 随着FPGA器件规模的不断增大，时钟时延和相位偏移等已经成为影响FPGA设计的关键因素。正确的时钟设计和使用至关重要。下面以Xilinx公司的产品为例介绍时钟设计与使用的一些技巧。 7.5.1数字延迟锁相环（DLL）应用设计 在 Virtex-E、Spartan-Ⅱ和 Spartan-ⅡE系列器件中，Xilinx公司采用数字延迟锁相环（DLL，Delay Locked Loop）技术进行FPGA内部的时钟控制。通过使用 FPGA内部的 DLL，可以消除时钟相位偏移、变换时钟频率（倍频或分频）和调整时钟输出相位。DLL基本原理见2.1.2节 1. 标准的CLKDLL符号 图中： （1）CLKIN ：源时钟输入（Source Clock Input），DLL的输入时钟信号。 （2）CLKFB：反馈时钟输入（Feedback Clock Input），DLL的时钟反馈信号。 （3）RST：复位输入（Reset Input），DLL初始化控制信号。 （4）CLK0/CLK90/CLK180/CLK270：CLKIN相移0°/90°/180°/270°的输出信号， DLL输出的时钟信号。 （5）CLK2X：CLKIN的2倍频时钟信号（2x Clock Output）， DLL输出的时钟信号。在CLKDLLHF模式时，该输出时钟信号无效。 （6）CLKD