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电子设计自动化教材 (V1.0) 天津大学精仪学院 李杏华 2012-9 第一章 Verilog语言的模块的结构 Verilog的基本设计单元是“模块” (module)。每一个模块对应的是硬件电路中的逻辑实体。 因此，每一个模块都有自己独立的功能或结构，以及用于与其他模块之间相互通信的端口。例 如一个模块可是一个简单的门电路，一个计数器，一个存储器，一个计算机系统等。     模块的结构为：  module module_name(in/out port…);  模块内容  endmodule  以关键字module定义本模块的名字，以endmodule作为本模块的结束。 1.1 模块的