数字逻辑PPT4章全套.pptVIP

　　由于信号经过任何逻辑门和导线都会产生时间延迟，所以电路所有输入达到稳定状态时，输出并不是立即达到稳定状态。　　 　　逻辑电路中各路径上延迟时间的长短与信号经过的门的级数有关，与具体逻辑门的时延大小有关，还与导线的长短有关，因此，输入信号经过不同路径到达输出端的时间有先有后，这种现象称为竞争现象 。 4.4.1 竞争现象与险象的产生 4.4 组合逻辑电路的险象 　　竞争：由于延迟时间的影响，使得输入信号经过不同路径到达输出端的时间有先有后，这一现象称为竞争。 　　竟争的类型： 　　非临界竞争-------不产生错误输出的竞争称为非临界竞争。 　　临界竞争------ ---导致错误输出的竞争称为临界竞争。 　　险象：由竞争导至的错误输出信号。 　　注意！组合电路中的险象是一种瞬态现象，它表现为在输出端产生不应有的尖脉冲，暂时地破坏正常逻辑关系。一旦瞬态过程结束，即可恢复正常逻辑关系。. 　　例如，如下图所示是由与非门构成的组合电路，该电路有3个输入变量，1个输出函数。 　　根据逻辑电路图可写出输出函数表达式为 　　假设输入变量B=C=1，将B、C的值代入上述函数表达 式，可得 　　由互补律可知，函数　　　　 的值应恒为1，即B=C=1 时，无论A怎样变化，输出F的值都应保持1不变。 　　当考虑电路中存在的时间延迟时，该电路的实际输入、输出关系又将怎样呢？ 　　假定每