3组合逻辑路的分析和设计.ppt

3 组合逻辑电路的分析和设计 3.1 组合逻辑电路 3.2 门级组合逻辑电路的分析与设计 3.3 中规模逻辑器件简介 3.4 编码器和译码器 3.4.3 编码器 3.5 多路选择器和多路分配器 3.6 加法器和比较器 3.7 基于MSI组合逻辑电路的分析 3.8 基于MSI组合逻辑电路的设计 3.9 组合逻辑电路中的竞争与冒险 3.10 VHLD描述组合逻辑电路 上页 下页 后退 模拟电子 1险象(输出负脉冲) (B=C=1时） b) 静态0险象 在输入信号变化前后，稳态的输出均为0，且在0的输出上出现一个正向窄脉冲(即输出为0?1?0)。这种险象称为静态0险象。 0险象(输出正脉冲) (B=C=0时） 3.9.2 险象的识别和消除方法 1. 险象的识别 (1) 代数法 首先，找出具有竞争能力的变量； 静态1险象(如X从1 ? 0) 静态0险象(如X从0 ?1) 然后逐次改变其它变量，若得到的表达式，为下列形式之一，则有险象存在。 [解] 由函数可看出变量A和C具有竞争能力，且有 [例1] 判断 是否存在冒险现象。 由上可看出，当B=C=1时将产生1险象。 [例2] 判断