ASUSPCIBus系统构架.pptVIP

PCI BUS系統架構 CLK 時脈訊號(CLOCK) CLKRUN# 訊號 RST# 重置訊號 (Reset Signal) AD[0:31] AD匯流排 (AD BUS) PAR 同位訊號 (Parity Signal) C/BE#[0:3] 指令或位元元元組致能匯流排 (Command or Byte Enable Bus)  FRAME# 周期框架 (Cycle Frame) TRDY# 備妥 (Target Ready) IRDY# 備妥 (Initiator Ready) STOP# REQ# 要求 (Request) 仲裁演算法確切的用語如下: 有關Bus Parking的實作,有下列兩種方法: PERR# 同位元錯誤 (Parity Error) SERR# 系統錯誤 (System Error) PCI 裝置設計者可以選擇實作IEEE1149.1的Boundary Scan介面訊號,以允許PCI裝置在線路內 (In-Circuit)測試. 單一資料階段讀取範例 時脈4 : 在時脈4的上升邊緣,Initiator與Target都取樣到IRDY#與TRDY#被驅動到低態.Initiator同時將資料TRDY#的設定閉鎖住,表示資料是有效的.第一個(也是唯一的)資料項也成功地被讀取了. 假如Target需要取樣位元組致