第6章VHDL设计应用实例4.ppt

第6章 VHDL设计应用实例 6.1 8位加法器的设计 6.3 序列检测器的设计 6.4 正负脉宽数控调制信号发生器的设计 6.5 数字频率计的设计 6.6 数字秒表的设计 6.1 8位加法器的设计 1．设计思路 多位加法器由4位二进制并行加法器级联构成是较好选择。 本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图6.1所示。 2．VHDL源程序 1) 4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS --4位二进制并行加法器 PORT(C4： IN STD_LOGIC； --低位来的进位 A4： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位加数 B4： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位被加数 S4： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；--4位和 CO4： OUT STD_LOG