计数计时器地VHDL设计.pptVIP

process(clk_in)--上升沿 begin if(rising_edge(clk_in))then if(cnt16) then cnt1=cnt1+1; else cnt1=0; end if; if(cnt13) then clk1=1; else clk1=0; end if; end if; end process; process(clk_in)--下降沿 begin if(falling_edge(clk_in))then if(cnt26) then cnt2=cnt2+1; else cnt2=0; end if; if(cnt23) then clk2=1; else clk2=0; end if; end if; end process; clk_out=clk1 or clk2; end a; 计数/计时器的VHDL设计 本课要解决的问题： 一般计时器的VHDL描述； 六十进制计数器和计时器的VHDL设计； 二十四进制计时器的VHDL设计； 数字钟的VHDL设计。 一、 计数器的作用 在时钟的驱动下，对输入脉冲进行计数；如果输入的脉冲为时钟脉冲，就成为计时器。 当计数值达到一定数值，计数器产生进位输出，并复位。 二、计数器的设计(P63-67) 简单计时器的设计； 六十进制计数器和计时器的设计； 二十四进制计时器的设计； 数字钟的设计。 最简单的计时器 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; BUFFER模式才可以读取 在时钟CLK信号的驱动下 Q对时钟信号CLK进行计数；由于Q为BUFFER模式，所以可以读取Q的值 【例3-19】 表式Q = Q + 1的右项与左项并非处于相同的时刻内，对于时序电路，除了传输延时外，前者的结果出现于当前时钟周期；后者，即左项要获得当前的Q + 1，需等待下一个时钟周期。 时钟信号到来？ Q计数加1 结束 TRUE FALSE LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q = Q1 ; END bhv; 【例3-20】 std_logic_unsigned程序包包含对运算符的重载 定义信号Q1 Q1作为内部信号，可以进行改写和读取； 对’+’进行运算符重载，标准逻辑类型可进行加法 加上异步复位和置位的十进制计时器 LIBRARY IEEE; USE