《集成电路课程设计》大作业报告 一个9bit循环式两步adc的设计与实现.docVIP

一个9bit循环式两步ADC的设计与实现 摘要：设计了一个9bit循环式两步AD转换器。整个电路完全采用全定制方法进行设计，对于电路每一个模块按照模拟电路的设计方法进行设计仿真。整体电路仿真性能较好，且通过了版图DRC，LVS验证。对版图进行参数提取（LPE）进行后仿也取得了很好的测试性能。后仿测试的ADC输出信号无杂散动态范围（SFDR）达到了60dB以上。 关键词：循环式两步ADC 注：本实验报告包括设计原理，电路设计，版图设计，后仿真以及设计结论等部分组成，由本小组成员共同书写完成。为了便于统筹阅览，将部分报告内容单独写成一个文档，并在本文中以链接的方式指向它。下文中凡是有链接的地方均以下划线标注，阅览中请按住CTRL并单级鼠标以跟踪链接。 一、工作原理 9bit循环式两步ADC的工作原理请参见文件夹“9bitAD原理阐述”中《9bitAD基本原理》。 根据原理中的阐述，这里将整体电路划分为两大模块，即模拟电路部分和数字电路部分。模拟电路主要包括运算放大器，动态比较器，开关电容控制电路等；数字电路主要包括时钟产生电路，D触发器（DFF）以及由此构成的移位寄存器，还有加法器电路等等。下文将分别对这些模块进行设计仿真，版图验证以及后仿。 整个9bit循环式两步ADC的结构框图如下图所示。 除了Vdd和Gnd外，整个ADC共有6各输入端，9各输出端。其中输入端包括模拟信号端vin、vip，参考电平vmid、vrn、vrp。输出端包括量化得到的数字输出d1～d9。 将上图展开得到如下的模块框图。 图中clk部分为时钟产生电路部分，part1为模拟电路部分，part2为数字电路部分。值得注意的是，由于动态比较器的输入是模拟信号，输出被认为是数字信号，在设计中将动态比较器所在的开关控制信号产生部分纳入模拟电路中。 二、电路设计 本部分包括整体电路、重要的单元电路的电路原理设计，前仿，版图设计，以及后仿的结果，但不包括整体电路的后仿结果。 我们的设计思路是，将每一个单元（例如OTA）在Layout尺寸的限制下按照完整的设计流程进行设计，即进行前仿，版图设计，DRC/LVS验证和LPE后仿，以形成可重复利用的通用模块。最后只需将各个单元模块实现互连，这样做思路清晰且容易查错修改。 重要单元电路设计 运算放大器 设计了一种单级Cascode运算放大器，它具有增益较高，输出电压摆幅较大且运算速度较快的特点。 有关运算放大器的详细内容参见文件夹“OTA报告”中的《运算放大器》。该报告包括以下主要内容：电路原理（原理概述，性能估计），前仿测试（包括功能验证，工艺角仿真验证，温度域仿真验证等），版图设计（布局考虑，DRC/LVS结果），版图参数提取与后仿真结果，前后仿真结果对比等。 运算放大器在设计中的宏模型符号如下图所示。 动态比较器 有关动态比较器的详细内容请参见文件夹“比较器报告”中的《comparator》。文中设计了一种动态比较器，并完成了前仿，版图设计以及后仿的设计流程。报告中包括如下内容：电路工作原理，性能参数仿真（速度，功耗，回程干扰，失调等），版图设计，后仿以及前后仿结果对比。 由动态比较器组成的开关信号产生电路在本设计中被认为是模拟电路，它和运算放大器、开关电容阵列一起构成循环式ADC信号转换的核心部分。 数字处理部分中的基本单元电路 在时钟产生电路、移位寄存器等数字处理模块中将广泛使用反相器、与非门、DFF等逻辑单元。将这些单元设计成为通用模块，以便在设计中重复利用。这里将这些单元的设计内容写入报告《基本单元电路》中，详见文件夹“基本单元电路报告”。 报告中包括了DFF，移位寄存器阵列，反相器以及与非门的设计。其中主要讨论了DFF的设计，包括如下内容：电路原理，性能仿真，参数估计，时钟馈通效应，版图设计等。 时钟产生电路 设计了一种产生两相不交叠时钟的电路，并完成了前仿，版图设计以及后仿等设计流程。详细内容请参见文件夹“时钟产生电路报告”中的《时钟产生电路》。 该部分包括以下主要内容：电路原理，主要性能参数估计，前仿，版图设计，参数提取与后仿，前后仿真对比等。 时钟产生电路在设计中的宏模型表示符号如下图所示。 时钟产生电路除了Vdd和Gnd端外，输入端为时钟信号clk_in，输出端包括f1，f2，k1，k2，nf1，nf2，nk1，nk2，s1，s2，ns1，ns2。 加法器 加法器主要将移位寄存器的输出结果（8位）相加，即构成一个9bit加法器。为了便于模块化设计，这里设计了一个一位全加器，然后由这些一位全加器构成9bit异步加法器。 全加器的设计报告详见“加法器报告”中的《adder》。主要内容包括：电路原理、性能仿真、版图设计、后仿等。 加法器在设计中的宏模型单元如下图。 一位全加器除了Vdd和G