【2017年整理】集成电路cad课程设计.docVIP

PAGE 集成电路CAD课程设计指导书 一、目的和要求 课程设计是教学中的一个重要环节，对学生来说是一次工程技术工作的锻炼，通过课程设计，学生不仅可以系统地复习、巩固本课程的基本知识，而且还可以学到解决工程实际问题的方法。 通过课程设计，学生应达到以下要求： 1. 掌握集成电路版图设计流程； 2. 掌握6S06DPDM工艺流程和版图几何设计规则； 3. 掌握九天系统ZeniPDT设计流程和ZeniVER验证流程； 4. 熟练使用ZeniPDT版图编辑器和ZeniVER验证工具； 5. 熟练绘制基本门电路和宏单元的版图。 6. 撰写总结报告 总结报告是学生对课程设计全过程的系统总结，学生应按规定的格式编写设计说明书，说明书的主要内容有： ①课题名称 ②设计任务和要求。 ③方案选择与论证。 ④对过程中出现的问题进行分析，并说明解决的措施。 ⑤收获体会、存在的问题和进一步的改进意见等。 二、主要内容 1. CMOS传输门主从结构D触发器的版图设计； 2. 输入保护电路的版图设计； 3. 驱动输出单元的版图设计。 三、设计软件 1、ZeniPDT和ZeniVERI； 2、Exceed 登陆工具。 四、成绩评定 课程设计结束后，教师将根据以下几方面来评定成绩： 设计方案的正确性与合理性。 能较好地掌握和使用版图设计工具，具备分析解决问题的能力以及创新能力等。 总结报告。 答辩情况（方案的论证和回答问题的情况）。 设计过程中的学习态度、工作作风和科学精神。 附录1、 6S06DPDM工艺版图几何设计规则 附录2、ZeniPDT设计流程 附录3、ZeniVER验证流程 附录4、CMOS传输门主从结构D触发器电路图 附录5、输入保护电路 附录6、输出电路 附录1、6S06DPDM工艺版图几何设计规则 一、工艺介绍 Process Name : 6S06DPDM-CT01 Technology : 0.6um Number of Poly Layers : 2 Number of Metal Layers : 2 Process Description : Generic 0.6um Si Gate CMOS Twin well double poly double metal process Poly Gate Type : poly only Gate Voltage Type : 5V/3.3V 二、层次图示 三、几何设计规则 N阱 编号 描述 尺寸（um） 8.1.1 N阱最小宽度 3.0 8.1.2 N阱最小间距 4.8 不同电位 8.1.3 N阱最小间距 1.5 相同电位 8.1.4 N阱内N阱覆盖N+有源区 0.4 8.1.5 N阱到N阱外N+有源区的距离 1.8 8.1.6 N阱内N阱覆盖P+有源区 1.8 8.1.7 N阱到N阱外P+有源区的距离 0.4 2、有源区 编号 描述 尺寸（um） 8.2.1 有源区最小宽度 0.6 互连 8.2.2 有源区最小宽度 0.8 沟道宽度 8.2.3 有源区最小间距 1.2 3、多晶硅1 编号 描述 尺寸（um） 8.4.1 多晶硅1最小宽度 0.6 8.4.2 多晶硅1最小间距 0.75 8.4.3 用于N沟多晶硅1最小宽度 0.6 8.4.4 用于P沟多晶硅1最小宽度 0.6 8.4.5 栅伸出有源区的露头 0.6 8.4.6 多晶硅1到有源区的间距 0.3 8.4.7 有源区对关联栅的覆盖 0.7 4、多晶硅2 编号 描述 尺寸（um） 8.6.1 用于电容的多晶硅2最小宽度 1.2 用作电容上电极 8.6.2 电容下电极上的最小间距 1.0 8.6.3 多晶硅2到有源区的最小间距 0.5 8.6.4 8.6.5 8.6.6 多晶硅2不能与有源区相交 8.6.7 多晶硅2最小宽度 0.8 互连 8.6.8 多晶硅2最小宽度 1.0 用作电阻 8.6.9 多晶硅2不能用作栅 5、N+/ P+扩散层 编号 描述 尺寸（um） 8.7.1/8.8.1 N+/P+最小宽度 0.9 8.7.2/8.8.2 N+/P+最小间距 0.9 8.7.3/8.8.3 N+/P+覆盖有源区 0.5 8.7.4/8.8.4 N+/P+与有源区的距离 0.75 8.7.5/8.8.5 N+/+P与N/P沟多晶硅栅的距离 0.75 N+、P+不能相交，可相切 6、接触孔 编号 描述 尺寸（um） 8.9.1 接触孔尺寸 0.6*0.6 一般取最小 8.9.2 最小间距 0.7 8.9.3 有源区覆盖接触孔 0.4 8.9.4 多晶硅1覆盖接触孔 0.4 8.9.5 多晶硅2覆盖接触孔 0.4 8.9.6 有源区接触孔与多晶硅1栅的间距 0.6 8.9.7 多晶硅1/2上接触孔与有